电阻器自发热的计算是一个非常基本的概念，但很多工程师对它并不熟悉，或经常被他们忽略。在我阐述最近设计的高精度电阻式温度检测器（RTD）采集系统的原理时，我意识到了它的重要性。对于图1中的简化设计，需要考虑信号路径中电阻器自发热引起的误差，才能防止它们所导致的不希望出现的误差级。图1:简化的比率计RTD系统该设计针对比率计测量设计，因此模数转换器（ADC）的最终转换结果直接取决于参考电阻器RREF的绝对值。由于RREF上有激励电流经过，因此它会消耗电源并发热，从而可引起电阻变化，影响系统精确度。此外，电阻器自发热影响在电流感应或功率测量等众多其它应用中也很重要，其取决于电阻器绝对值，因为在电阻器消耗电源时它可能会改变阻值。电阻器的温度系数（或TC）规定了电阻器温度变化时电阻的变化范围。电阻器TC的单位一般是每摄氏度百万分之一（ppm/°C）。一个1%电阻器具有大约+/-100ppm/°C的TC,而高精度金属箔电阻器则提供不足0.1ppm/°C的TC。公式1和公式2是温度从25°C到125°C变化时，如何使用电阻器TC规范计算1kΩ、±100ppm/°C电阻器阻值ΔRTC变化的实例。一般来说，较小表面安装组件（0201、0402、0603等）在功率耗散方面效率较低，因此具有极高的自发热系数θSH,有时高达1000°C/W以上！这些较小电阻器的额定功率级通常小于0.1W，但其温度会随功率耗散极其快速地变化。公式3可计算功率耗散所引起的电阻器温度增加量ΔTSH。公式4将ΔTSH插入公式1替代ΔT，以确定100°C/W适度自发热和0.5W功率耗散情况下自发热所引起的电阻变化。尽管电阻器产品说明书中通常不提供自发热系数，但通常都包含功率额定值下降曲线，您可通过该曲线反向计算出自发热系数。功率额定值下降曲线可在不超过最大指定温度情况下，针对环境温度规定电阻器的最大功耗。图2是0.5W电阻器的电阻器功率额定值下降曲线实例。图2:0.5W电阻器的功率额定值下降曲线您可以从图2的曲线中轻松确定最大工作温度TMAX，也就是在额定耗散等于0%时x轴上的值。在所示实例中，最大工作温度是150°C。另外，电阻器也不可能在100%额定耗散（TMAX_PWR100%）、85°C下工作。您可通过该温度、最大工作温度以及电阻器的功率额定值计算出针对θSH的值，公式如下。您现在可凭借计算得出的自发热系数确定热增加量，从而可使用公式3和公式4计算功率耗散所引起的电阻变化。因此，您可根据电阻变化确定对最终系统精度的影响。因此下次再设计需要高精度电阻器值的系统时，一定要考虑电阻器自发热因素！来源：维库电子市场网

近几年来，在苹果公司iPhone手机的带动下，智能手机市场迅速扩大。智能手机等便携产品的一个重要特点是功能越来越多，从而支持更广泛的消费需求。但智能手机等便携产品内部用于支持不同功能的集成电路(IC)或模块的工作电压往往不同，如基带处理器和应用处理器电压一般在1.5V至1.8V之间，而现有许多外设工作电压一般为2.6至3.3V，如USIM卡、Wi-Fi模块、调频(FM)调谐器模块工作电压为2.8V，而相机模块为2.7V。图1：逻辑电平转换器应用示意图因此，智能手机等便携产品中的不同IC与外设模块之间存在输入/输出电压失配问题，要使这些器件与模块之间互相通信，需要高效的逻辑电压电平转换。所谓的逻辑电平转换器即连接不同工作电压的IC与模块或印制电路板(PCB)，提供系统集成解决方案。传统逻辑电平转换方法及其优缺点表1：传统逻辑电平转换方法及优缺点由于晶体管-晶体管逻辑(TTL)和互补金属氧化物半导体(CMOS)是逻辑电路中的标准电平，因传统逻辑电平转换方法中，TTL-CMOS输入转换很常见。这种转换方法简单，成本低，主要用于低电平至高电平转换，也能用于转换高电平至低电平。这种转换方法也存在一些缺点。其它传统逻辑电平转换方法还有过压容限(OVT)电压转换、漏极开路(OD)/有源下拉转换和分立I2C转换等，各有其优缺点，参见表1。双电源逻辑电平转换及应用逻辑电平转换中会消耗功率。例如，在低至高电平转换中，为了输出高逻辑电平，输入电压(Vin)低于VCC，电源电流变化(ΔICC)始终较高，因此功耗也较高。为了解决高功耗的问题，可以采用双电源电压(VCCA及VCCB)逻辑电平转换器，在逻辑电源电压(VL)等于Vin时，ΔICC就为0，从而降低功耗。常见双电源逻辑电平转换包括单向转换、带方向控制引脚的双向转换、自动感测双向转换(推挽型输出)及用于漏极开路应用(如I2C)的自动感测双向转换等，结构示意图如图2所示。图2：几种双电源逻辑电平转换器的结构示意图在这些双电源逻辑电平转换方法中，单向逻辑电平转换的原理就是在输出启用(OutputEnable，)为低电平时，提供A点至B点转换;而在输出启用为高电平时，A、B之间呈现高阻态(Hi-Z)，通常当作电阻无穷大来处理，相当于没有接通。常见的双电源单向逻辑电平转换器有如安森美半导体的NLSV1T34AMX1TCG、NLSV2T244MUTAG、NLSV4T3234FCT1G、NLSV8T244MUTAG、NLSV22T244MUTAG等。这些双电源单向逻辑电平转换器的应用包括通用输入输出(GPIO)端口、串行外设接口(SPI)端口和通用串行总线(USB)端口等。带方向控制引脚的双向逻辑电平转换器的工作原理是：引脚和方向控制(DIRection，T/)引脚均为低电平时，提供B点至A点转换;引脚为低电平、T/引脚为高电平时，提供A点至B点转换;而在引脚为高电平时，A点至B点方向和B点至A点方向均处于高阻态，相当于没有接通。安森美半导体即将推出带方向控制引脚的双向逻辑电平转换器。这类转换器的常见应用是以字节(byte)访问的存储器及I/O器件。自动感测双向逻辑电平转换器(推挽型输出)的工作原理是：启用(EN)引脚为低电平时，转换器处于待机状态;EN引脚为高电平、I/O电平不变时，转换器处于稳态;EN引脚为高电平、I/O电平变化时，转换器检测到变化，并产生脉冲，I/O藉P沟道MOSFET(PMOS)上拉至更快。典型的自动感测方向双向逻辑电平转换器(推挽型输出)有如安森美半导体的NLSX3012MUTAG、NLSX3013FCT1G、NLSX3013BFCT1G、NLSX4014MUTAG和NLSX3018MUTAG等。这类转换器的常见应用包括通用异步收发器(UART)、USB端口、4线SPI端口和3线SPI端口等。用于漏极开路应用(如I2C)的自动感测双向逻辑电平转换器同样包含3个状态：EN引脚为高电平、NMOS导通时，处于工作状态，输入端I/O电平下拉至地，即输入低电平;EN引脚为高电平、NMOS处于高阻态时，处于工作状态，输出端I/O电平上拉至VCC，即输入高电平;EN引脚为低电平时，转换器处于待机状态。典型的用于漏极开路应用(如I2C)的自动感测双向逻辑电平转换器有如安森美半导体的NLSX4373MUTAG、NLSX4348FCT1G和NSLX4378BFCT1G等。这类转换器的常见应用包括I2C总线、用户识别模块(SIM)卡、单线(1-Wire)总线、显示模块、安全数字输入输出(SDIO)卡等。上述几种双电源逻辑电平转换器中，不带方向控制引脚的自动感测转换器和带方向控制引脚的转换器各有其优劣势。自动感测转换器的优势主要体现在将微控制器的I/O线路减至最少，是用于异步通信的简单方案，劣势则是成本高于及带宽低于带方向控制引脚的转换器。带方向控制引脚的转换器优势是作为大宗商品元件，成本低，是用于存储器映射I/O的简单方案，劣势则是微控制器引脚数量多。而在不带方向控制引脚的自动感测转换器中，也有集成方案(如NLSX3373)与分立方案(如NTZD3154N)之区别。集成方案NLSX3373为单颗IC，估计占用的印制电路板(PCB)空间仅为2.6mm2;分立方案NTZD3154N采用双MOSFET及4颗01005封装(即0402)的电阻，估计占用的PCB总空间为3.3mm2。集成方案提供低功率待机模式，而分立方案则不提供高阻抗/待机模式。这两种不同方案的低压工作特性、带宽及电路特性也各不相同。来源：维库电子市场网

实时视频图像处理中，低层的预处理算法处理的数据量大，对处理速度要求高，但算法相对比较简单，适合于用FPGA进行硬件实现，这样能兼顾速度及灵活性。高层的处理算法结构复杂，适用于运算速度高、寻址方式灵活、通信机制强的DSP芯片宋实现。DSP+FPGA架构的最大特点是结构灵活、有较强的通用性、适合于模块化设计，从而能够提高算法效率，同时其开发周期短、系统易于维护和升级，适合于实时视频图像处理。系统采用模块化的设计方法，将整个系统划分为三部分：视频采集单元、视频处理单元和视频传输单元。整个系统以FPGA作为核心控制单元并完成视频信号的中值滤波工作;以DSP作为整个系统的核心处理单元对采集的视频图像信息进行JPEG压缩;在视频传输单元设计了以PDIUSBD12芯片为基础的USB总线，负责视频信号的传输。1系统硬件总体架构一个完整的视频处理系统，主要由视频采集单元、视频处理单元及视频传输单元三部分组成。在进行系统设计时须确保各部分的无缝衔接。图像采集单元由FPGA和MB86S02视频采集芯片组成，包括视频信号的采集和预处理，把输入的视频信号转换成系统能够处理的数字图像数据，并按照一定的格式存储在确定的存储区域。图像处理单元是本系统的核心，对图像数据进行压缩处理，实现系统要达到的功能。图像传输单元采用FPGA+USB的方式实现视频数据的传输，通过基于PDIUSBD12芯片的USB总线，将压缩后的视频图像信息发送到接收端，在接收端使用在PC上编写的应用程序将图像解压缩并显示出来。整个硬件系统由FPGA和DSP两个分系统组成，FPGA作为视频采集单元，将采集到的视频信号预处理后传给DSP，DSP作为图像处理单元是本系统的核心，对FPGA预处理后的视频图像信息进行JPEG压缩处理，DSP单元的性能决定着整个系统的性能，DSP完成图像处理任务后，将把结果返回给FPGA，FPGA将经过压缩处理后的图像信息写入接口控制芯片的数据缓冲区，由接口控制芯片负责信息的传输，系统总体框图如图1所示。图1系统总体结构图如图1所示，MB86S02视频图像传感器在FPGA的控制下进行视频图像信息的采集，在收到PC机的采集命令后MB86S02开始视频信号的采集FPGA作为系统的核心控制单元不仅负责视频图像的采集，而且负责视频图像信息的预处理和系统各单元模块之间的数据交互。针对视频图像数据量大的特点，为了保证系统的实时性要求，系统采用大容量的片外SDRAMR对采集到的视频图像信息进行缓存，SDRAM控制器由FPGA实现，视频图像信息经过SDRAM缓存后首先要由FPGA对其进行滤波处理，以消除图像信息中的噪声干扰，本系统中采用中值滤波的方式对采集到的视频信息进行处理，滤波后的数据通过FPGA内部FIFO进入DSP进行下一步的压缩处理。DSP上电后首先进行引导程序的自加载，等待FPGA发送请求，在收到FPGA的请求后，DSP建立EDMA通道从FPGA获取视频数据，存满一帧后，开始对视频图像进行JPEG压缩处理，压缩处理后的视频图像信息经过FIFO缓存后，在FPGA的控制下写入USB接口控制器的数据缓存区，等待PC机的读数请求，USB接口控制器在收到PC机的读数请求后将数据写入PDIUSBD12的端口1，以便PC机下一步读取数据。2系统软件总体设计系统的软件设计根据硬件结构的总体划分，也可以分为两大部分来描述。整个系统的运行如图2所示，FPGA和DSP各自的程序独立运行，通过中断信号完成数据的实时交互。FPGA向DSP方向的指令是通过FPGA发送一个EDMA请求，DSP通过响应EDMA请求，建立EDMA通道，开始从FIFO中进行预处理后数据的读取，DSP向FPGA传输数据时，通过向FPGA发送一个中断信号，让其从FIFO中把压缩后的图像数据读出来。图2系统软件软件流程图如图2所示，整个系统工作流程可以简单描述如下：系统上电后，首先DSP由flash实现自举，并运行引导程序，之后转入EDMA等待状态，FPGA初始化后等待外部图像采集命令，收到图像采集命令后开始进行图像采集，并对采集到的图像进行预处理，预处理后的图像经过FIFO缓冲，在存储一定量的数据之后，FPGA通过半满信号向DSP发送EDMA请求，等待DSP响应，DSP一旦收到来自FPGA的EDMA请求，立即建立EDMA通道，从FIFO中读取数据到L2存储器，存满一帧图像后DSP开始图像压缩，等待一幅图像压缩完成之后，DSP会向FPGA发送中断信号，FPGA在收到中断信号后开始从FIFO中读取压缩后的图像数据。一帧数据读完后，判断编码信号是否有效，如果有效则按同样的规则对下一帧图像进行压缩，如果无效则通知DSP结束。3结论本设计方案已经经过了硬件验证，达到了预定的设计要求，实现了大数据量的实时处理。系统体积仅为70×70mm,功耗小于5W,中值滤波速率平均20F/S,JPEG压缩速率平均25F/s以上。不仅满足了视频处理系统的实时性要求，且体积小、功耗低，而且基于FPGA的可编程性，本系统具有良好的灵活性和扩展性。来源：维库电子市场网

在SoC系统的设计及使用过程中，对其内部行为的实时监控十分重要，目前普遍通过监控端和目标系统间的监控信息通信来实现，UART常用作通信信道。目标SoC系统常使用中断方式或轮询方式获取监控通信数据包，对其解析并进行相应数据操作后回复应答信息。中断方式中SoC需完成保存中断现场、调用中断服务程序、恢复现场系列任务，上下文的切换占据了系统额外开销；轮询方式中，系统定时检查设备请求，若有数据到达则调用相应处理程序，固定的轮询周期增加了数据等待处理时间，数据量较小时频繁查询造成对CPU资源的浪费。针对上述问题，提出一种的新监控方法，设计一个FPGA通信系统，由其作为SoC与监控计算机数据交互的桥梁，负责完成在线监控的通信过程，保证被调试系统和调试主机之间调试信息和命令的交互可靠性，可避免目标SoC频繁的处理通信中断，提高其控制性能。监控功能实现机制与通信系统主要模块的设计方法将被讨论，通过对比嵌入式CPU在不同监控方法中的通信时间消耗，说明该方法具有一定实用价值。1系统组成结构基于FPGA设计片上通信系统如图1所示，其主要组成部分为Modbus解析模块和双口RAM存储模块。上位机发出监控命令帧数据时，由Modbus模块完成命令帧的接收、解析过程，并将待操作地址、数据等信息存入双口RAM中，目标CPU据此将自身内存映像区的相应数据一次搬入双口RAM，搬移完毕后，Modbus协议模块进行应答数据组帧，并向监控上位机发回应答数据，实现对监控数据的实时可靠采集。图1通信系统组成结构2基于双口RAM的数据交互设计2.1双口RAM定制及内存映射设计目标SoC中的待监控数据状态量在内存中的存储方式，可抽象表示为如图2中内存映像。图2双口RAM的内存映射机制双口RAM中存储当前待监控数据对象集合，是目标CPU内存映像区的一个数据子集。由于当前监控对象可随机落在内存映像区的任意存储块上，双口RAM的内存映射方式选取为随机映射，如图2所示。分散存放于CPU内存映像区的监控对象，映射为双口RAM中的连续存储区。上位机基于Modbus协议与FPGA片上系统通信时，访问连续的地址单元，保证了数据访问速度，提高系统的通信效率。2.2双口RAM中的数据操作设计2.2.1上位机对双口RAM的读写操作PC上位机为通信发起方，通过串口与FPGA片上系统连接，采用Modbus-RTU协议进行数据通信，完成对运行参数的读取和写入等操作，实现监控功能。表1监控通信过程占用CPU时间用户在人机界面输入本次待监控对象信息，后台软件依据Modbus帧结构及约定的双口RAM内存映射机制，组成监控命令帧并通过串口发出。FPGA片上系统对收到的命令帧进行解析，获取操作功能码、目标地址、数据包大小等信息，据此向双口RAM区写入待操作数据地址集，写入完毕后向目标CPU申请通信中断。根据Modbus命令帧中给出的数据操作长度，一次可对多个数据单元进行读/写操作。2.2.2目标CPU对双口RAM的读写操作目标CPU收到通信中断请求后，读双口RAM区的中断邮箱，邮箱信息包含本次申请功能(读或写)及申请的数据项个数等。根据申请地址集，将自身内存映像区相应数据集一次搬入双口RAM，或将双口RAM中数据集一次搬入内存映像区相应地址处，搬移完毕后，清空中断邮箱，向监控模块发出中断应答。3Modbus协议栈模块的设计与实现采用自顶向下的设计方法，根据功能需求设计Modbus协议栈顶层原理框图如图3。使用VHDL硬件描述语言编程实现各组成子模块，功能如下述。图3Modbus协议栈顶层框图(1)时钟生成模块：通过分频和相移产生位时钟clk和1/16位时钟bclk，作为控制其他模块的运行节拍，保证系统运行同步。(2)串口接收模块：以bclk作为控制时钟，对接收的位数据作中点采样，进行串并装换得到字节数据。(3)串口发送模块：以bclk作为控制时钟，发送使能信号有效时，输入端的字节数据进行并串装换，通过串口发出。(4)接收控制模块：判断帧的起始、结束、是否接收错误；提供地址数据，接收的字节数据被存储至RAM1中相应存储单元。(5)CRC校验/生成模块：使用基于字节的CRC_16校验码运算方法。接收端的校验过程与数据接收同步进行，接收控制模块每收到一个字节数据，CRC校验模块对其作一次CRC码计算；CRC生成模块运行机制类同。同步运算可有效减少一次对帧数据的遍历。(6)解析主控模块：作为系统的核心，负责解析收到的命令帧，根据解析信息进行数据读写操作，组成应答帧，控制串口发送模块发送应答数据等多项任务。收到一个校验无误的命令帧后，控制读取接收缓存区RAM1中数据，比照Modbus帧格式解析命令帧含义，通过对外数据、地址等接口完成对双口RAM的读写操作；解析及操作完毕后，控制应答帧组帧过程，将应答数据依次写入RAM2发送缓存区，全部写入后，将CRC生成模块中CRC_16校验值按低位在前高位在后顺序，依次存放到发送缓存的下两个地址位置处，此时应答帧准备完毕；控制发出应答帧，依次读取出发送缓存区数据(读脉冲间的时间间隔至少大于串口发送单个字节所需时间)，每取出一个数据，提供发送使能脉冲供串口发送模块工作，脉宽等于串口发送单个字节所需时间，直至应答帧全部发送完毕。(7)接收缓存RAM1/发送缓存RAM2：存储串口接收模块收到的字节数据/存储待发送的应答帧。4性能分析分析监控通信对Soc系统性能的影响，设定一系列参数如下：时间基数T(min)、监控频率m(帧/min)、监控命令帧平均长度n(byte/帧)、Soc主循环平均周期k(ms)、通信波特率B(bit/s)、中断处理指令数r(条)、查询语句指令数s(条)、处理器主频f(HZ)。针对常用的轮询监控、中断监控，及该文所提出的基于FPGA的DRAM监控方法，可按照表1公式计算其监控通信过程占用的CPU时间。对于常用ARM处理器，可例举部分参数值f=72M，r=15，s=5。设定其余参数值T=1，m=100，n=30，k=0.05，B=115200。在当前设定下，计算得出三种监控方法对CPU的时间占用百分比，如表1所示。对比应用单一的中断或轮询方式，使用该文提出的监控方法时，嵌入式系统CPU的利用率得到了明显的提高。5结语该文提出一种针对嵌入式片上系统的在线监控方法。利用FPGA技术设计了辅助监控系统，由该系统完成监控通信过程中的接收通信命令帧、解析命令帧及组成应答数据帧等任务，加快了对通信数据的处理速度。SoC有效减少了处理监控所需时间，更集中于其控制功能的执行，从而获得更高的实时性。设计工作在Altera公司的QuartusII开发平台上采用VHDL语言完成，使用CycoloneII系列芯片作功能验证，通信系统的Modbus接口与上位机在115200的波特率下收发正确，双口RAM内数据交互稳定，达到了预计效果。转载自——EDNChina电子技术设计

任意波形发生器在雷达、通信领域中发挥着重要作用，但目前任意波形发生器大多使用静态存储器。这使得在任意波形发生器工作频率不断提高的情况下，波形的存储深度很难做得很大，从而不能精确地表达复杂信号。本文介绍的基于动态存储器（SDRAM）的设计能有效解决这一问题，并详细讨论了一种简化SDRAM控制器的设计方法。1、任意波形发生器的总体方案工作频率、分辨率和存储长度是任意波形发生器最关键的三个性能参数。高的工作频率意味着高的输出信号频率和带宽，高的分辨率通常意味着高的信噪比，而存储长度决定了信号的精确程度。下面介绍的方案是实际开发的一款任意波形发生器/卡（如图1所示），它的工作频率为300MHz，分辨率为14位，存储长度为8M字，现已得到了广泛地应用。该电路主要有两种工作状态：写数据状态和读数据状态。下面简单描述其工作过程。写数据状态：CPU根据所要设计的波形计算波形数据，并转换成14位的无符号数；打开总线开关，屏蔽FIFO操作，在SDRAM控制器的配合下，将波形数据通过接口电路交替写入SDRAM1和SDRAM2中，即SDRAM1中依次存放数据0，2，4，6.。.；SDRAM2中依次存放数据1，3，5，7.。.（如表1所示）。读数据状态：开启FIFO通道，关闭总线开关以断开SDRAM与CPU之间的数据连接；在SDRAM控制器的控制下，将SDRAM1/2中的数据同时（并行）读出；经过FIFO的缓冲得到连续的数据流，再经32位向16位的并串转换，将数据速率提升2倍后，供给DAC进行数-模转换，即可得到所编辑的信号。图1中用两片SDRAM并行工作，是因单片SDRAM不可能提供300MSPS的数据流。实际使用的器件是K4S641632C-TC60，工作时钟为166MHz。FIFO缓存SDRAM的输出数据，将突发数据流转换成连续数据流，使得在SDRAM处于刷新状态时，仍能维持正常的数据输出。实际使用的器件是两片并行工作的IDT72V263L6PF，写入时钟为166MHz，读出时钟为150MHz。并串转换的作用是提升数据的速率，在DAC器件内部完成，笔者采用具有良好动态性能的AD9755AST。CPU及控制接口是一个基于PC的ISA设备，可改进为PCI设备；时钟电路用来产生166MHz和150MHz的同步时钟。下面重点研究SDRAM控制器的设计，它是本系统的主要特色之一。2、SDRAM控制器的设计2.1SDRAM的主要特点与静态存储器（SRAM）相比，SDRAM的容量大（通常是几倍至几十倍的关系）；与DDRSDRAM或RDRAM相比，它的控制又相对简单，因而它依然是大容量存储器工程项目的良好选择。下面描述的几个重要基本概念反映了它的主要特点。行列地址：SDRAM的地址是行列复用的，此举有效减少了芯片的引脚。预充电：读写操作只对预充电过的行有效。也就是说，在数据读写操作跨行时，需要先进行至少一次的预充电操作。自动刷新：众所周知，只要是动态RAM，就存在刷新问题，SDRAM也不例外。通常每隔64ms需要将所有存储单元刷新一遍。自刷新：当需要保留芯片内的数据，而暂时又不需要操作时，可以设置芯片进入自刷新状态。工作模式寄存器：控制SDRAM工作方式的寄存器（如表2所示）。2.2SDRAM的状态流程SDRAM的完整状态机由17个状态构成，且状态转移是非随机的（如图2所示）。正是如此众多的状态及其复杂的转换关系，导致SDRAM的控制较为复杂。需要特别说明的是，SDRAM的状态转移有自动转移与人工转移之分（图2中以粗细箭头加以区别）。自动转移在当前状态结束后立即进入下一个状态；而人工转移在当前状态结束后即停留在当前状态，只有一条当前状态允许的命令才能进入下一个状态。可以想象，自行设计如此复杂的控制流程绝非易事。值得庆幸的是，在大多数应用中并不需要完备的状态机。下面讨论一种简化的SDRAM状态机。2.3简化的状态流程根据任意波形发生器的特点，对SDRAM的功能进行了以下简化：（1）省略随机存取功能，固定为顺序读写；（2）省略待机、自刷新、普通读/写功能；（3）省略所有的挂起功能；（4）工作模式固定为突发式读、单个式写；（5）数据延时固定为3个时钟周期；（6）刷新模式只使用自动刷新方式，器件空闲时即处于连续的自动刷新状态；（7）器件仅在上电后进行一次初始化，不能改变工作模式；（8）突发方式固定为顺序方式，突发长度固定为整页；（9）只使用带预充电的读/写指令；在每次读/写操作完成后，即启动一个自动刷新周期。经过以上简化的状态机如图3所示。2.4SDRAM控制器的EPLD实现为了实现上述简化的SDRAM控制功能，采用一片ALTERA公司生产的EPLD器件MAX7256ATC144-6。图4是任意波形发生器SDRAM控制流示意图。由于具体编程要涉及许多细节问题，在此不做赘述，其主要功能如下：（1）通过ISA总线，实现与CPU的接口，接收波形数据和读命令；（2）上电自动初始化；（3）生成23位（8M字存储器空间）的线性地址，并按行列复用的方式输出；（4）生成SDRAM的控制信号，完成读、写和自动刷新功能；（5）控制FIFO，以解决SDRAM刷新和波形长度不是页长度的倍数问题。虽然完全应用SDRAM确实比较复杂，但只要本着“够用就行”的原则，对其功能进行合理的简化，设计出具有特殊需求、适用于特定条件的SDRAM控制器是完全可行的。目前，笔者已将基于SDRAM的任意波形发生器应用到多个研发项目中。转载自——维库电子市场网

前言目前卫星技术已广泛应用于国民生产的各个方面。通讯卫星，气象卫星以及遥感卫星，科学探测卫星等与人们的生活密切相关。卫星所收集的大量数据资料能否及时准确地下传、接收和存储是卫星技术的一个重要方面。其传送过程如图1所示。从卫星上高速下传的数据由地面卫星接收站转发为基带信号，通过光缆传送至数据中心，速度可达上百兆波特率，要求系统正确接收，经过同步和预处理，然后存入计算机系统，供数据中心使用。其特点是：数据下传速度高，数据量大，持续时间长，并且要求具有差错控制功能。而本文介绍了为了满足此要求而设计的数据接收和存储系统。系统设计数据接收和存储系统主要包括数据接收和预处理，数据传送，数据存储等部分。本文主要介绍CPLD，PCI总线结构，总线控制器PCI9054。其系统组成如图2所示。基带串行信号由复杂可编程逻辑器件（CPLD）进行串并转换，变为8位数据信号后根据编码方式找到同步帧，并进行预处理，然后传到先入先出存储器FIFO，在逻辑控制下将数据送入PCI总线控制器PCI9054，由9054采用DMA突发方式传输至内存，再存储到RAID磁盘阵列。采用复杂可编程逻辑器件（CPLD）可大大减少复杂的控制，通过VHDL语言即可灵活设置控制逻辑。而且随着超大规模集成电路的发展，可编程逻辑器件的发展非常迅速，现已达到数十万门，速度《1ns（管脚之间）。由于高速电路设计中的干扰问题非常严重，因此要尽可能地减少线路设计，所以采用CPLD不仅可满足系统要求的复杂的逻辑关系，而且可大大减少布线干扰，调试和更改也非常方便，是今后逻辑控制的发展方向。在本系统中，CPLD不仅实现串并转换和同步的功能，同时还用以实现数据进入FIFO以及由FIFO传入PCI9054的传输控制逻辑，中断逻辑以及主机对数据传输通道的前端控制。在总线结构上，由于数据传输速度高，以往的ISA总线不能满足要求（ISA总线最大传输速度5MB/S），必须采用更快的PCI总线结构。PCI总线协议是Intel公司1992年提出的，为满足高速数据输入/输出要求而设计的一种低成本，高性能的局部总线协议。它是一种独立于处理器的总线结构，具有32位或64位的复用的数据地址总线，总线上的设备可以以系统总线的速度在相互之间进行数据传输，或直接访问系统内存，可以达到132MB/s的数据传输速率（64位则性能加倍）。采用PCI接口的设备必须满足PCI接口规范V2.2标准。PCI总线结构具有非常明显的优点，但其总线规范十分复杂，要求非常严格的时序关系，接口的设计难度较大。因此，为了减少PCI总线在实际应用中的复杂性，许多公司设计出了专门针对PCI总线接口的控制芯片。PCI9054就是其中比较先进的一种。PCI9054是PLX公司推出的一种33M，32位PCI接口控制器，可同时支持3.3V和5V两种信号环境，并且具有电源管理功能。其结构框图如图3所示。它提供了三种物理总线接口：PCI总线接口，LOCAL总线接口，及串行EPROM接口。LOCAL总线的数据宽度为32位，时钟频率可达到50MHZ，并且支持数据预取功能。9054的LOCAL总线与PCI总线之间数据传输有三种方式：主模式（DirectMaster），从模式（DirectSlave），DMA方式。其内部具有两个DMA数据通道，双向数据通路上各有6个FIFO进行数据缓冲，可同时进行高速的数据接收和发送。8个32位Maibox寄存器可为双向数据通路提供消息传送。9054还有2个32位Doorbell寄存器，用来在PCI和Local总线上产生中断。用户通过设置其内部寄存器，即可完成各种控制功能。9054内部寄存器的配置信息可以写在一片串行EPROM中，在加电时9054自动加载串行EPROM配置信息，并由PCIBIOS通过PCI总线对配置寄存器读写。9054可方便地与各种存储设备相连接，在本设计中，它与FIFO及EPROM的设计接口如图4所示。在本系统中，数据传输是单方向的，因此只设计PCI9504从FIFO中读数据的情况，只用到与读FIFO有关的信号，如REN，RCLK等。其中的CPLD逻辑关系如下：REN平时为高电平（无效电平），当ADS#为低（有效），BLAST为高（无效），LW/R为低（有效）时，表明9054开始了一个有效的读数据周期，CPLD产生一个低电平信号REN（有效电平）给FIFO，同时作为Ready信号返回给9054，通知9054设备已准备就绪。此信号持续到ADS#为高（无效）且BLAST为低（有效）时，表明9054已经开始最后一个周期，此时REN信号再次变高电平（无效）。OE信号与REN信号可同样设置，在读信号允许的同时使能FIFO芯片。本设计中采用了PCI9054的DMA工作方式，在此方式下，9054作为PCI总线的主设备，同时也是Local总线的控制者，通过设置其DMA控制器内部的寄存器即可实现两总线之间的数据传送。表1显示了与DMA传输相关的寄存器在PCI总线上的地址分配：PCI9054的DMA传输过程可由以下几个步骤实现：1．设置方式寄存器：设置DMA通道的传输方式，寄存器DMAMODE0或者DMAMODE1的位9:0-表示块传输，1-表示散/聚传输；2．设置PCI地址寄存器：设置PCI总线侧的地址空间。3．设置LOCAL地址寄存器：设置LOCAL总线侧的地址空间。4．设置传输计数寄存器：以字节位单位设置传输数据量。5．设置描述寄存器：设置DMA传输的方向；在散/聚方式下，位0表示传输参数的加载地址，0-PCI地址，1-Local地址；位1表示传输链结束，0-未结束，1-结束；位2设置当前块传输结束后中断；位3指示DMA的传输方向，0-从PCI总线到Local总线，1-从Local总线到PCI总线；高28位［31:4］表示传输参数表的地址指针。6．设置命令/状态寄存器：启动或停止DMA操作，并读此寄存器返回DMA状态。通过PCI9054的DMA传输方式，高速数据可以较容易地实现从PCI接口板上传入计算机，不必考虑PCI总线接口的实现，从而大大简化了设计中的复杂度，加快了设计周期。结语随着数字技术的发展，要求的数据传输速率将会越来越高，CPLD技术和PCI总线将会越来越多地应用在数据传输的设计中，PCI9054总线控制器有着较高的性能/价格比，将来的应用将会更加广泛。转载自——维库电子市场网

1、超级电容简介超级电容，又名电化学电容，双电层电容器、黄金电容、法拉电容，是从上世纪七、八十年代发展起来的通过极化电解质来储能的一种电化学元件。它不同于传统的化学电源，是一种介于传统电容器与电池之间、具有特殊性能的电源，主要依靠双电层和氧化还原赝电容电荷储存电能。但在其储能的过程并不发生化学反应，这种储能过程是可逆的，也正因为此超级电容器可以反复充放电数十万次。2、超级电容的结构超级电容器结构上的具体细节依赖于对超级电容器的应用和使用。由于制造商或特定的应用需求，这些材料可能略有不同。所有超级电容器的共性是，他们都包含一个正极，一个负极，及这两个电极之间的隔膜，电解液填补由这两个电极和隔膜分离出来的两个的孔隙。超级电容器的结构如图所示．是由高比表面积的多孔电极材料、集流体、多孔性电池隔膜及电解液组成。电极材料与集流体之间要紧密相连，以减小接触电阻；隔膜应满足具有尽可能高的离子电导和尽可能低的电子电导的条件，一般为纤维结构的电子绝缘材料，如聚丙烯膜。电解液的类型根据电极材料的性质进行选择。上图中各部分为：（1）：聚四氟乙烯载体；（2）（4）：活性物质压在泡沫镍集电极上；（3）：聚丙烯电池隔膜。超级电容器的部件从产品到产品可以有所不同。这是由超级电容器包装的几何结构决定的。对于棱形或正方形封装产品部件的摆放，内部结构是基于对内部部件的设置，即内部集电极是从每个电极的堆叠中挤出。这些集电极焊盘将被焊接到终端，从而扩展电容器外的电流路径。对于圆形或圆柱形封装的产品，电极切割成卷轴方式配置。最后将电极箔焊接到终端，使外部的电容电流路径扩展。3、均压控制原理文中超级电容均压部分采用逆变器和变压器均压技术实现。如图2所示，均压电路由超级电容组、变压器、逆变器和升压斩波电路4部分组成。图中的二极管起到反向保护作用。通过控制信号S1、S2、S3、S4即可实现电压均衡，并可将电压高的超级电容中的能量转移到电压低的超级电容中。假设有N个超级电容串联，将串联超级电容组两端总电压通过升压斩波电路接到逆变器的输入端，以补偿MOSFET及续流二极管上的导通压降，逆变器的输出接到匝数比为N的降压变压器的高压侧，则低压侧将产生振幅为N个超级电容单体电压平均值的方波。以该方波作为电压源再次对每个超级电容单体进行充电。此时由于二极管的作用，只有单体电压低于变压器低压侧电压值的超级电容才能进行充电。逆变器工作一段时间以后，即可完成超级电容的均压。升压斩波电路的输出电压，即逆变器的输入电压Vi满足：Vi=Vc+N*Vd+2Vs（1）式中：Vc为N个串联超级电容两端总电压；Vd为续流二极管上的正向导通压降；Vs为MOSFET上的导通压降。逆变部分采用5kHz的50％占空比的PWM波加入一定的死区时间来实现，S1，S4采用同一组信号驱动，S2，S3采用另外一组信号驱动。升压斩波电路的控制信号采用20kHz的PWM波。Boost变换器占空比公式2DC／DC主电路及控制方式控制电路采用一端稳压一端稳流的方式进行充放电控制，当电路工作在buck充电方式时，超级电容端进行先恒流充电到Vsc，再恒压充电；当电路工作在boost放电方式时，直流母线电乐端进行稳压控制。充放电环节采用PI控制法进行恒流或恒压充、放电。采用双向buck／boost电路拓扑，控制策略是：（1）当超级电容电压Vc高于电容额定电压Vcmax时，封锁buck充电控制信号；当超级电容电压Vc下降到电压下线Vcmax时，封锁boost放电控制信号。（2）当超级电容电压Vc在电压下限Vcmax与最高电压Vcmax之间时，DC／DC变换器能够进行buck充电控制，或boost放电控制：进行buck还是boost需要根据直流母线电压Vdc、电流Idc来决定。（3）直流母线电压Vdc高于设定高压Vdcmax，进行buck充电控制；低于设定低压Vdcmin，进行boost放电控制。母线电压Vdc介于Vdcmax和Vdcmin之间是不动作，既不充电也不放电。4、控制系统软件流程按照上述控制策略，得到如图4的程序流程图，其中5kHz逆变为均压电路中的逆变器，采用50％的PWM脉冲波来实现，不需要复杂的控制算法。20kHz升压模块完成开关管S1信号的产生。需要通过电压采集电路，得到串联电容的总电压。4个判断模块通过判断Vdc和Vc的电压范围决定对电容的充放电控制。5、仿真分析C1、C2初始电压为2．7V，C3、C4为1V，仿真70s的时候基本均压结束，电压均衡到1．81V，由于电容并联二极管的影响，电压均衡点并没有在算数平均值1．85V，并且升压斩波器也消耗一部分能量。70s之后两电容电压基本保持同步变化。图6为均压系统实物图，由FPGA控制板，H桥逆变器以及驱动电路和Boost升压电路组成，FPGA控制板采用实验室自主开发的基于EP2C80208C8N芯片的开发板来完成控制信号的中生成，5个开关管采用IRF640，驱动芯片TR2103。通过仿真验证了均压系统的可行性。6、结束语文中简要介绍了应用超级电容所需要的几项关键技术，并通过仿真和实物验证，逆变采用50％占空比是为了使电压较高的降压速度与低压电容的升压速度相匹配，减少电能浪费。DC／DC充、放电模块能实现对超级电容器组快速可靠充、放电，输入功率大，保护可靠，充分发挥了超级电容的优势。转载自——维库电子市场网

0引言传统数据采集卡多采用PCI或ISA总线接口，这种方式安装麻烦、价格昂贵，且受计算机插槽数量、地址、中断资源限制，有扩展性差等缺点。而USB通用串行总线则具有安装方便、高带宽、易扩展等优点，其中USB2.0标准具有480Mbps的最高数据传输率，这使USB成为本系统所选接口的主要类型。控制方面，传统数据采集通常使用单片机或DSP作CPU来进行控制和数据处理。其中单片机的时钟频率低，无法适应高速数据采集；DSP虽能满足速度要求，但在速度提高的同时，也提高了成本。而用FPGA实现的SOPC则具有时钟频率高、内部延时小和配置灵活等优势。数据显示方面，采用虚拟仪器不但可按要求设计且变换灵活，还能执行传统仪器无法实现的许多功能。为此，本系统使用FPGA实现SOPC数据采集系统，并利用Labview实现系统的显示与控制。1数据采集系统总体设计基于SOPC的高速数据采集系统总体框图如图1所示。图中，ADC(Analogt0DigitalConverter)模数转换器采用的是8位高速模数转换器TLV5580。调理电路用于实现对输入信号的限幅、限压、滤波，并用增加输入阻抗的措施来获取预期有效信号，同时保护后端AD转换芯片。FPGA采用ALTERA公司的EPIC6Q240芯片来实现ADC控制及FIFO数据缓存；基于FPGA芯片的控制系统可直接用逻辑实现，也可在其基础上实现SOPC对数据的采集、传输的控制。USB采用CYPRESS公司可支持USB2.0协议的高速芯片CY7C68013。FPGA可控制TLV5580的连续采样，并将数据送到FIFO数据缓存。当采集到一定量的数据后，CY7C68013便采用slavefifo方式将数据送给PC端，并由PC端软件Labview实现的虚拟仪器进行显示和控制等处理。2数据采集系统硬件设计2.1?模数转换器TLV5580及其控制TLV5580是一款高速8位模拟／数字转换器，它具有80Msps采样速率，是一款3.3V工作电压的低功耗6级流水线结构高速A／D芯片。它的采样信号每1个时钟周期可通过一个STAGE，完成连续转换到数据输出共需6个时钟周期。此流水线结构由6个ADC／DAC级和一个终极快闪ADC构成。采用A／D-D／A两次变化以及纠错逻辑的目的在于进行差错校正，以保证流水线上各个阶段在满操作温度范围下，ADC的偏移量能够得到补偿且不丢失代码。TLV5580的时序图如图2所示。可以看出，该A／D转换器时序简单，容易控制。当输出使能(OE)为低电平时，一旦数据流水线满，其数据将在每一个时钟周期的上升沿输出。2.2USB芯片CY7C68013(FX2)为了满足对USB传输速度较高的需要，本设计选择了Cypress公司内置USB接口的微控制器芯片EZUSBFX2。FX2系列芯片独特的结构使其数据传输速度最高可达56Mbps，故可最大限度地满足USB2.0的带宽。此外，CY7C68013提供有一个串行接口引擎(SIE)，可负责大部分USB2.0协议的处理工作，从而大大减轻USB协议处理的工作量，并可提供4KB的FIFO，以保证数据高速传输的需要。CY7C68013可配置成三种不同的接口模式：Ports、GPIFMaster和SlaveFIFO。本项目采用SlaveFIFO模式。在该模式下，外部逻辑或外部处理器直接连接到FX2的端点FIFO，因为外部逻辑可以直接控制FIFO，所以，FIFO的基本控制信号(标志、片选、使能)均由FX2的引脚引出。其外部控制可以是同步，也可以是异步，可以使用内部时钟，也可以使用外部时钟。2.3FPGA器件EPIC60240C6FPGA(FieldProgrammableGateArray)即现场可编程门阵列。本设计选用的是ALTERA公司的EPIC60240芯片，该芯片的工作电压为1.5V，存储器密度可达5980个逻辑单元，它包含20个128x36位RAM块，总的RAM空间达92160位，此外还内嵌了2个锁相环电路和一个用于连接SDRAM的特定双数据率接口，故可支持多种不同的I／O标准。事实上，这里的FPGA除了可以直接编程以进行逻辑控制外，也可在此基础上构建SOPC系统，以便使用软、硬件协同方法，与SDRAM构成一个大容量的FIFO来对SDRAM以及MD转换器进行控制，同时完成与USB器件的协同工作。2.4SOPC及其设计SOPC(SystemonaProgrammableChip)即可编程片上系统。它可以由单个芯片完成整个系统的主要逻辑功能；这种可编程系统具有灵活的设计方式，而且可裁减、可扩充、可升级。本设计采用ALTERA公司率先推出的SOPC解决方案，来将处理器、存储、I／O口等系统所需集成到一个FPGA器件上，并对其进行软、硬件配置，从而实现对数据的采集、传输、显示控制。图3所示是其SOPC系统框图。3数据采集系统软件设计本系统软件包括SOPC系统程序、USB固件程序、驱动程序和应用程序等4个方面的设计。其中SOPC系统程序和USB固件程序是整个程序设计的核心。3.1SOPC系统程序设计基于QuartusII和Nios的SOPC设计流程如图4所示。本系统中的SOPC系统软件设计是指在FPGA中配置ALTERA公司NiosII嵌入式处理器的硬件环境。其中NiosII处理器的配置可基于QuartusII，它是ALTERA公司的大规模FPGA／CPLD开发工具。为了进行Nios处理器的开发，通常要在Quartus里装入NiosII的软硬件开发工具，同时在提供的开发包中使用软件SOPCBuilder开发工具加载NiosII核和外围接口，并定义相应的指令，然后对系统进行综合后，再下载到FPGA中，就可以完成特定功能的处理器设计。3.2USB固件程序设计CY68013芯片的固件程序主要负责处理PC机发来的各种USB设备请求，并与外围电路进行数据传输。CYPRESS公司提供的固件程序框架中的两个程序分别是FW．C和PERIPH．C。其中FW．C是固件运行的主程序文件，负责处理各种USB设备请求，包含程序框架的MAIN函数，它可管理整个51内核的运行。而对于PERIPH．C，则必须将PERIPH．C实例化，以实现所需的功能。固件程序中最重要的是TD_init()和TD_poll()两个函数。TD_Init函数负责对CY7C68013的初始化，它一般在固件运行开始时调用；TD_poll函数是数据采集的执行子程序，它首先判断内部端点6的缓冲区和外部FIFO缓冲器是否非空，如满足条件，则启动A／D转换，并根据USB设备工作在高速和全速的不同来设置不同的传输计数。本设计中将接收数据端点6设为SLAVEFIFO模式，并使用AUTOIN模式来接收FPGA发来的数据，数据流由外部FIFO控制器控制，并直接传人端点6的FIFO，以等待主机提取。这里，CY7C68013仅作为数据通道，CPU不参与此过程。因此，只需在固件的初始化程序中配置好端点6的SLAVEFIFO接口模式，剩下的传输控制和其它的工作则可由FPGA来完成。以下是针对本设计的部分固件程序：VoidTD_Poll(void)／／在设备运行时反复被调用，主要完成外部FIFO状态检测和数据传输3.3USB驱动程序设计Windows下的USB驱动程序通常由3部分组成：USB设备驱动程序、USB总线驱动程序和USB主控制器驱动程序。其中，Windows操作系统已经提供了处于驱动程序栈底的USB总线驱动程序和USB主控制器驱动程序。而USB设备驱动程序则要由设备开发者编写。它应能通过向USB总线驱动程序发送包含URB(USBRequestBlock)的IRP(I／ORequestPacket)来实现USB外设之间的信息交换。本设计采用Jungo公司的WinDriver进行驱动程序开发，并根据WinDriver提供的驱动向导和用户需要，来自动生成代码框架，从而简化驱动程序的开发。3.4应用程序设计本设计采用NI公司的虚拟仪器(VI)开发平台Labview来进行应用程序的设计。VI包括三部分：前面板、框图程序和图标／连接器。其中前面板用于设置输入数值和观察输出量。每一个前面板都对应着一段框图程序。框图程序可用Labview图形编程语言—G语言来编写。图标／连接器是子VI可被其它Ⅵ调用的接口。图标是子VI在其它程序框图中被调用的节点表现形式；而连接器则是节点数据的输入／输出口。连接器端口与前面板的控制和显示一一对应。4结束语本文介绍了一种基于SOPC和USB2.0接口的高速数据采集系统及其虚拟仪器的设计方法。实验表明，基于本设计的高速数据采集系统具有抗干扰、可靠性高、失码率低等优点.转载自——维库电子市场网

ROHMRASMID瞬态电压抑制器二极管为ROHM采用击穿技术的超紧凑RASMID系列产品，拥有±8kV双向ESD防护等级。其典型应用包括蜂窝手持设备和配件、便携式电子设备、数据线路以及音视频设备。特性l高可靠性lWL-CSPl双向ESD防护l±8kVESD防护等级（IEC61000-4-2接触放电）l±10µm的尺寸公差l超小型0402和0603封装相关器件推荐：制造商商品型号分类描述简介免费申请ROHMSemiconductorVS5V0BA1EST15R可编程逻辑ROHMRASMID瞬态电压抑制器二极管为ROHM采用击穿技术的超紧凑RASMID系列产品，拥有±8kV双向ESD防护等级。其典型应用包括蜂窝手持设备和配件、便携式电子设备、数据线路以及音视频设备。免费样片申请ROHMSemiconductorVS5V0BB1EST15R可编程逻辑ROHMRASMID瞬态电压抑制器二极管为ROHM采用击穿技术的超紧凑RASMID系列产品，拥有±8kV双向ESD防护等级。其典型应用包括蜂窝手持设备和配件、便携式电子设备、数据线路以及音视频设备。免费样片申请ROHMSemiconductorVS3V3BB1EST15R可编程逻辑ROHMRASMID瞬态电压抑制器二极管为ROHM采用击穿技术的超紧凑RASMID系列产品，拥有±8kV双向ESD防护等级。其典型应用包括蜂窝手持设备和配件、便携式电子设备、数据线路以及音视频设备。免费样片申请ROHMSemiconductorVS3V3BA1EST15R可编程逻辑ROHMRASMID瞬态电压抑制器二极管为ROHM采用击穿技术的超紧凑RASMID系列产品，拥有±8kV双向ESD防护等级。其典型应用包括蜂窝手持设备和配件、便携式电子设备、数据线路以及音视频设备。免费样片申请转载自唯样电子资讯。唯样商城-电子元器件采购网（www.oneyac.com）是本土元器件目录分销商，采用“小批量、现货、样品”销售模式，致力于满足客户多型号、高质量、快速交付的采购需求。唯样自建高效智能仓储，拥有自营库存超70,000种，提供一站式正品现货采购、个性化解决方案、选型替代等多元化服务。应用l蜂窝手持设备和配件l便携式电子设备l数据线路l音视频活动

ROHM2Sx双极结型晶体管（BJT）设计用于工业和消费类应用。这些BJT有PNP和NPN两种极性。2SxBJT器件采用多种封装，专为中等功率表面贴装应用而设计。2SxBJT具有-55ºC至150ºC的宽存储温度（Tstg）范围，结温（TJ）为150ºC。典型应用包括通用小信号放大器，电源，高速开关和低频放大器。特性：集电极-发射极电压范围为-400V至+400V集电极电流（连续）范围从-6A到+6A集电极功耗范围从0.12W到40W宽存储温度Tstg为-55ºC至150ºC结温TJ为150ºC应用：电源；低频放大器；高速切换相关器件推荐：制造商商品型号分类描述简介免费申请ROHMSemiconductor2SC5585TL可编程逻辑ROHM2Sx双极结型晶体管（BJT）设计用于工业和消费类应用。这些BJT有PNP和NPN两种极性。2SxBJT器件采用多种封装，专为中等功率表面贴装应用而设计。免费样片申请ROHMSemiconductor2SCR553RTL可编程逻辑ROHM2Sx双极结型晶体管（BJT）设计用于工业和消费类应用。这些BJT有PNP和NPN两种极性。2SxBJT器件采用多种封装，专为中等功率表面贴装应用而设计。免费样片申请ROHMSemiconductor2SCR544RTL可编程逻辑ROHM2Sx双极结型晶体管（BJT）设计用于工业和消费类应用。这些BJT有PNP和NPN两种极性。2SxBJT器件采用多种封装，专为中等功率表面贴装应用而设计。免费样片申请ROHMSemiconductor2SCR522UBTL可编程逻辑ROHM2Sx双极结型晶体管（BJT）设计用于工业和消费类应用。这些BJT有PNP和NPN两种极性。2SxBJT器件采用多种封装，专为中等功率表面贴装应用而设计。免费样片申请转载自唯样电子资讯。唯样商城-电子元器件采购网（www.oneyac.com）是本土元器件目录分销商，采用“小批量、现货、样品”销售模式，致力于满足客户多型号、高质量、快速交付的采购需求。唯样自建高效智能仓储，拥有自营库存超70,000种，提供一站式正品现货采购、个性化解决方案、选型替代等多元化服务。

ROHM肖特基势垒二极管具有各种高可靠性，低损耗器件。它们有各种包装。肖特基二极管提供低正向电压和反向电流，具有高ESD抗性。即使在高温下也会阻止热失控，使其成为汽车系统和电源的理想选择。二极管符合标准或AEC-Q101标准。RBE二极管具有更高的效率和更低的VF。这些二极管占用的空间减少了80％，并提供了大电流处理能力。特性：l低VFl占用空间减少80％l大电流处理能力l高速反向恢复时间（trr）l软恢复特性确保高效运行，低损耗应用：防回流电路/DC-DC转换器电路应用：相关器件推荐：制造商商品型号分类描述简介免费申请ROHMSemiconductorRB521AS-30T2R可编程逻辑ROHM肖特基势垒二极管具有各种高可靠性，低损耗器件。它们有各种包装。肖特基二极管提供低正向电压和反向电流，具有高ESD抗性。即使在高温下也会阻止热失控，使其成为汽车系统和电源的理想选择。免费样片申请ROHMSemiconductorRB521AS-40T2R可编程逻辑ROHM肖特基势垒二极管具有各种高可靠性，低损耗器件。它们有各种包装。肖特基二极管提供低正向电压和反向电流，具有高ESD抗性。即使在高温下也会阻止热失控，使其成为汽车系统和电源的理想选择。免费样片申请转载自唯样电子资讯。唯样商城-电子元器件采购网（www.oneyac.com）是本土元器件目录分销商，采用“小批量、现货、样品”销售模式，致力于满足客户多型号、高质量、快速交付的采购需求。唯样自建高效智能仓储，拥有自营库存超70,000种，提供一站式正品现货采购、个性化解决方案、选型替代等多元化服务。

嵌入式系统与桌面PC结构非常不同，但其底层技术发展却是一样的，而且遵循着类似发展趋势。当桌面PC转向64位架构来满足不断增长的存储器要求时，嵌入式系统也由于同样的原因快速转向32位处理器。桌面/服务器计算市场主要是围绕x86架构，大多数创新和差异都在系统级，如双核、四核或多核中央处理架构、集成图像处理器单元和存储器控制器等等。同样，嵌入式系统则主要围绕简单的32位RISC处理器，多核架构、集成外设以及可配置处理等系统级发展，使得设计人员能够快速适应不断变化的应用要求。根据iSuppli的研究报告，2007年32位微控制器(MCU)市场将超过8位MCU市场。如图1所示，32位MCU市场的增长速度超过了半导体市场其它部分的增长速度，而8位MCU市场的份额过去几年时间里则有所下降。这一趋势的主要推动力是嵌入式系统中软件内容和复杂性的不断增加，因此直接产生的后果是需要更宽的存储器总线(32位)来满足软件程序所使用的代码和数据要求。与传统微处理器不同，32位处理器不需要分段等存储器管理技巧就可以处理更大的存储器空间，因此使编程更容易。8位MCU必须采用难学难用的汇编语言来满足小存储器空间限制(少于32K字节)，而许多32位嵌入式应用则可以利用C/C++来编程，从而提高了嵌入式软件开发人员生产力。更为重要的是，越来越多的操作系统(实时和非实时)都提供现成的驱动程序和软件库，从而使软件开发人员能够集中于应用本身的开发。集成降低成本在摩尔定律的指引下，越来越细的硅工艺线宽使得32位嵌入式解决方案的成本不断降低，从而可以满足更多的应用对价格的要求。此外，集成外设和片上存储器进一步降低了元器件和总体材料清单成本。通过集成针对手机和游戏机等垂直应用而优化的外设，许多器件的价格大大降低，直接推动了市场增长。价格压力还导致只能在这些系统中集成一组固定的外设，因此通常的外设组合是面向大批量应用的。然而，不可能有适用于所有应用的万能器件，因此许多小批量、中等规模甚至大批量应用都无法直接利用成品集成解决方案。其结果是设计人员必须采用额外的芯片来扩展外设、分流处理器的负担，或增加胶合逻辑。这也是可配置处理解决方案产生的原因。可配置32位处理根据GartnerDataquest的报告，如图2所示，基于FPGA嵌入式处理方案的应用正在增长，到2010年，约40%的FPGA设计将包括嵌入式处理器。因为能够定制满足特定应用或产品的要求，嵌入系统设计人员正在越来越多地采用基于FPGA的可配置处理解决方案。这一方法的主要优点是可通过集成降低成本，同时还可实现产品在市场上的差异化。通过选择同一FPGA系列中的不同器件，或者将设计重新适配到新的FPGA器件中，能够针对更高性能、更低成本、或者不同的I/O标准进行个性设计。这样可以降低设计过时的风险，从而保证设计是未来可用的。对于必须有长使用寿命的产品(如汽车或工业应用)，这是特别关键的一个因素。图1：32位MCU市场的增长速度超过了其它类型的MCU的增长速度。可配置处理系统的配置(或定制)的层面包括：处理器配置1.乘法器、除法器、浮点单元以及其它。2.指令或数据缓冲配置。3.协处理器或硬件加速器。系统配置1.I/O外设选择、定制、DMA选择。2.存储器外设选择、定制。应用配置1.RTOS选择、定制。2.应用库/中间件定制。许多产品都包括需要某种形式网络或通信接口的嵌入式系统。由于以太网成本低、几乎无处不在，并且可以利用TCP/IP等互联网协议连接互联网，因此以太网是目前在嵌入式产品中应用最广泛的网络接口之一。根据目标应用的不同，网络子系统的要求变化也相当大。简单的远程控制和监控应用只需要每秒数千比特的传输能力，而高端存储或视频应用则需要持续的千兆比特级的吞吐能力。为简单起见，我们将使用TCP载荷吞吐能力做为性能比较的主要指标。表1列出了一些典型应用以及相应的TCP/IP载荷吞吐能力要求。表一：不同应用的网络吞吐量要求可配置的嵌入式网络基于FPGA的处理解决方案提供的强大灵活性允许您根据需要开启或禁止处理器、IP内核以及软件平台的高级功能，并且可以对许多独立参数进行精细调整，直到在软件一级满足应用的要求。此外，利用建模工具可以识别任何性能关键的软件功能并将其分流至适当的硬件加速器或协处理器来完成。让我们来分别看一下可利用IP内核满足典型应用性能要求的三种以太网子系统的例子。每种设计具有不同的系统架构:包括处理器配置、以太网MACIP配置以及存储器接口。此外，这些例子还突出了可与这些硬件子系统配合使用的不同TCP/IP软件协议栈。由于硬件构建模块和软件层都是可定制的，因此您可以根据应用的需要对这些系统进行增减。简化以太网子系统对于远程监视或控制应用中所需要的简单网络接口来说，如图3所示的最小化网络子系统就足够了。在此类应用中，TCP/IP性能要求较低(图3：规模最小的以太网系统。这可以使用不间断的以太网LiteIP在简单的查询模式下实现。全部软件，包括简单的应用层，可全部存储在FPGA中的本地存储器中。如图3中所示，其它需要的I/O接口，RS-232UART和GPIO，可以增加到基本子系统中。图4：典型的10/100以太网系统架构。通过对图3中的最小系统做一定的修改，可以实现更高TCP/IP吞吐能力(10-50Mbps)，并转向如图4所示的更为典型的10/100以太网解决方案。主要的变化有：1.为以太网MAC增加直接存储器访问(DMA)引擎，实现中断驱动；2.为系统增加外部存储器，为处理器增加缓存；3.更复杂的TCP/IP栈，如Linux(Clinux)系统TCP/IP协议栈。对于需要100Mbps以上TCP/IP吞吐能力的应用，可以考虑硬IP或软IP内核方式提供的三模式以太网MAC(图5)。为获得高端应用所需要的500Mbps以上的吞吐能力，需要像分散/汇聚DMA(SGDMA)等高级DMA技术，以及包括数据重排引擎(DRE)和校验和卸载(CSO)等FPGA硬件加速器技术。为满足千兆以太网对更高数据吞吐率的需求，可能需要更高性能的嵌入式(硬)处理器或FPGA上实现的可定制软处理器，以及更大的缓冲容量、如16Kbit指令和数据缓存。就软件平台来说，Linux、VxWorks、Integrity和QNX等软件平台中的高级TCP/IP栈支持诸如零拷贝和校验和旁路等功能。包括硬件和软件在内的许多因素都会影响到TCP性能，并进而影响系统TCP吞吐能力。这些因素包括：1.处理器，包括频率、功能和缓存a.频率：TCP/IP协议通常需要将载荷从用户缓存拷贝到协议栈控制的缓存，然后再将其拷贝到以太网MAC的FIFO中去。这些存储器拷贝操作有些是以软件方式完成的，因此需要处理器的处理周期。同时处理器还参与TCP校验和的计算，计算过程中需要将整个数据包从存储器读出。更快的处理器配合更快的存储器能在更短的时间内完成这些操作，从而可以保持较高的数据速率；b.功能：TCP/IP协议栈需要对数据包的包头和载荷进行访问处理。做为包头处理的一部分，典型的访问包括读取包头信息的特定位。因此每个数据包的处理过程都需要相当多的移位操作。此外在处理每个数据包时都需要进行乘法操作。在可配置的处理器中，必须开启完成移位或乘法的指令才能获得更高的性能；c.缓存：数据包从以太网MAC被拷贝到存储器中之后，将会通过TCP/IP协议栈的不同层。然后TCP/IP栈中的数据包处理代码会被执行。将所有代码和数据包读到缓存中会大大提高处理器效率并提高以太网带宽。2.存储器存储器访问时间和延迟对于系统性能有巨大的影响。典型应用中，TCP/IP应用并不存储在本地存储器中，程序和数据存储在外部存储器中。存取数据和指令所花费的时间对于性能有很大影响。存储器因素通常与缓存大小有关。提高指令和数据缓存大小有助于减轻外部存储器延迟和存取时间所带来的影响。3.以太网MAC在FPGA中实现的以太网MAC外设提供了很大的灵活性，特别是在工作模式(无DMA与SGDMA)、数据包FIFO深度、DRE支持、CSO支持以及超大帧支持方面。每一项都会影响到MAC所需要的资源，以及其能够从处理器分流的功能多少，从而对整体性能造成影响。4.TCP/IP协议栈灵活的优化TCP/IP协议栈是影响系统性能的重要因素。对硬件CSO和零拷贝API(数据不需要从应用拷贝到协议栈缓存)以及可配置栈选项等TCP/IP栈功能的支持可帮助提高系统性能。5.信息多少信息(应用数据)的大小是影响性能的另一个因素。随着信息减少，TCP/IP协议头(如TCP、IP和以太网头)的开销增加，从而会减小总体的数据载荷吞吐能力。大多数应用对于成本、性能和功能都有一组基本的需求。当为特定应用设计产品时，设计人员必须在这些需求之间进行正确的折衷，然而，为了适应市场条件，这些要求在产品生命周期内可能会发生变化。采用灵活可配置的平台能够在不改变设计平台或供应商的情况下根据需要对这些要求进行重新平衡。转载自——维库电子市场网

在非关键的低预算情况下，例如10美元的大众市场电子温度计，这个时钟可以由一个简单的电阻/电容（RC）振荡器制成。然而，对于绝大多数更为关键的情况，振荡器基于石英晶体（图1）。这是一种成熟（80年以上）且高效的技术，可支持从kHz到数百MHz的各种频率，性能从优秀到卓越，具体取决于晶体切割，制造，封装和其他考虑因素。图1：古老的石英晶体（但不是整个振荡器）由标准原理图符号表示;b）等效电路从所示的简化模型开始，但随着工作频率的增加可能会变得更加复杂。然而，晶体的进步已达到稳定水平，同时对时序功能的性能，尺寸和成本提出了要求，整合正在增加。为了满足这些需求，一种新的破坏性方法开始侵蚀基于硅MEMS（微机电系统）技术的石英器件，该技术可提供石英级性能，并且性能和成本水平适用于许多应用。MEMS器件已经高度发展，大量用于感应压力，运动和加速度，现在它们正在扩展到新的角色。对射频应用中的定时功能的要求尤其具有挑战性，振荡器不仅仅是处理器的时钟，而且可以容忍一点点抖动。在RF中，它建立了数百MHz和GHz范围内的基本载波/信道调谐，以确保A/D和D/A转换器的正确时钟。对于转换器，任何抖动都会转换为转换器噪声和失真，因此是RF设计中的关键规范。振荡器操作晶体定时器件的结构和操作基于众所周知的压电原理，即电信号在晶体中产生应力，反之亦然：施加的应力使晶体产生微小的电压。通过使用微小的石板或石英坯料以及合适的电路，石英作为调谐谐振器，为整个电子系统提供精确间隔的时钟信号。在基于MEMS的器件中，使用完全不同的方法。芯片核心处的蚀刻硅就像一个音叉，它以所需的频率谐振，而芯片上的额外电子电路则管理和放大这个时钟信号（图2）。图2：MEMS振荡器技术使用蚀刻在硅片中的一种类似音叉的谐振器，以及支持电路。（由SiTime提供）有许多第一，第二，甚至第三层参数用于评估任何振荡器，无论是晶体还是其他振荡器。当然，所需的最小值或最大值取决于应用，但这些参数的相对权重随设计而变化。关键参数包括标称工作频率，绝对精度，老化相关稳定性，短路和长期漂移（温度系数和补偿），抖动，工作温度范围，封装和尺寸，工作电压，电源灵敏度，功耗，抗冲击/振动，启动时间，供应商变化和成本，引用a少数。根据应用需求以及任何历史背景，大多数这些都是以不同方式和不同条件合法测量的。MEMS优势和现实基于石英晶体振荡器由多个部件组装而成，包括精心切割和抛光的石英毛坯，将其固定在封装中的安装，同时还提供电接触（以及一些抗冲击/振动），以及外壳封装本身（有关更多背景，请参阅CTS产品培训模块“CrystalClockOscillators”）。相比之下，MEMS振荡器是一种IC，采用标准工艺CMOS生产线制造，在大多数情况下使用8英寸晶圆。在探测，修整和测试之后，该设备被包装;再次，就像任何IC一样。因此，MEMS器件受益于用于传统IC的批量生产批量技术和工艺。（有关MEMS振荡器的其他背景，请参阅ASFLM1系列上的Abracon产品培训模块）。基于MEMS的器件的其他优点包括：最终器件比石英版小。这不仅可以节省宝贵的PC板空间，而且可以使定时器件更靠近它所支持的器件，以获得更好的信号完整性和降低EMI。MEMS振荡器可以构建有源电路在芯片上，可用于补偿电路，改善性能与温度或电源轨的变化。它也可用于提供完整的振荡器功能，因为石英晶体和MEMS谐振器本身都不是完整的振荡器（尽管该术语通常以这种方式使用）;每个都需要一些相关的电路来驱动核心定时元件并调节/缩放输出。许多振荡器还需要PLL将基本振荡器频率乘以所需的载波频率，这也可以成为IC的一部分。完整的MEMS振荡器内核，振荡器电路和接口功耗较低此外，正在开展工作以允许MEMS器件芯片与其驱动的IC（例如A/D转换器）以与存储器IC相同的方式共同封装。现在与他们的微控制器或微处理器堆叠和共同封装。这将带来多种好处：需要更少的电路板空间，简化的BOM，改进的单一完整性，以及振荡器和转换器的经过测试和保证的性能，而无需考虑PC布局问题（这些问题在GHz的RF范围内具有挑战性且经常令人沮丧鉴于所有这些优点，MEMS设备没有取代晶体振荡器的原因有几个：可用的MEMS器件的性能可能不是这样的。RF设计人员非常谨慎，因为时序功能对系统性能至关重要。虽然晶体有缺点和伪影，但这些相当不错了解。相比之下，MEMS器件的微妙之处和变幻莫测只是开始为RF设计人员所接受的前沿设计所知。新的RF设计通常包含一个或几个新产品上市组件，如高性能LNA或A/D和D/A转换器，但设计人员不愿意尝试太多新组件。这是关于风险管理以及设计师一次使用多少不熟悉的设备，即使每个设备都有潜在的益处。成本，当然：作为一种成熟的技术，晶体供应商已经设法带来了成本通过经验和数量来降低。虽然MEMS器件具有降低成本的潜力，但这必须根据具体情况进行评估。MEMS振荡器成为现成的标准件一些可用的MEMS定时设备说明了这些组件的功能。例如，SiTimeSiT8209高频，超高性能振荡器（图3）可以订购80.000001和220MHz之间的任何频率，精确到小数点后六位。为了过渡方便，它被封装为石英振荡器的引脚对引脚直接替代，具有仅0.5psec的超低相位抖动，以及低至±10ppm的频率稳定性。此外，SiTime还提供了许多适用于不同应用设计要求的MEMS器件系列。图3：SiTimeSiT8209提供极低的抖动，至关重要许多通信应用;图中显示的是当采用LVCMOS输出工作在3.3V时，相位噪声为156.25MHz。SiliconLabs提供四个系列（Si501，Si502，Si503，Si504），其成员在额外功能方面有所不同，性能保证10年的频率稳定性，包括焊料偏移，负载牵引，电源变化，工作温度范围，振动和冲击;该供应商声称这是可比石英设备的10倍保证。这些单元提供32kHz至100MHz之间的任何频率，频率稳定性选项包括商用（-20°C至70°C）和工业（-40°C至85°C）温度范围内的±20，±30和±50ppm。四引线器件（图4）可在+1.71V至+3.63V之间的任何电源轨上工作。图4：Si501的成员SiliconLabs的/2/3/4系列具有相同的基本性能规格，但输出使能和频率选择等额外功能的可用性不同。Micrel的MicrelMEMS振荡器单元（图5）可以在2.3到460MHz的频率下工作（例如，DSC1123的频率为156.25MHz）。典型RMS相位抖动低于1psec，而稳定性可订购±10，±25或±50ppm额定值。LVDS输出器件采用2.5×2.0,3.2×2.5,5.0×3.2和7.0×5.0mm封装，适合现有封装，需要2.25至3.6V电源。该供应商声称MTF（平均故障时间）比石英设备好20倍。图5：Micrel的DSC单元是标准6引脚LVDS石英晶体振荡器的“直接”替代品;器件的不同之处仅在于使能使能控制引脚。总结很难预测基于MEMS的定时器件将在何种程度上取代历史悠久的石英基晶体RF设计中的单位，以及这种转变需要多长时间。毫无疑问，MEMS单元的优势及其在性能，尺寸，成本和封装方面的未来潜在优势使它们在较低频率下具有极具吸引力的竞争，并且越来越多地进入更高的RF频谱。市场研究公司IHS最近预测，2016年将出货超过10亿个MEMS定时装置，主要用于手机和消费类电子产品。供应商看到了机会，MEMS技术已经在大众市场中使用，它正在推进和成熟，只要任何权衡-显然会因应用而变化-用户都可以接受，用户就会受益。转载自——维库电子市场网

随着LED在发光性能、成本等几乎各个方面的改进，LED的应用范围越来越广，但在各应用领域渗透的比例高低不一。如可寻址标志和建筑物照明这样的商业应用领域中，LED凭借在色彩、总体拥有成本、工作寿命、可靠性和便利性方面的优势，应用非常广泛。如在建筑物装饰照明应用中，使用LED可在建筑物外墙上营造出丰富的色彩，及更好地彰显建筑物的结构。在移动标志应用中，还可以实时更新交通显示屏、视频图像及广告牌上的信息。安森美半导体身为应用于高能效电子产品的首要高性能硅方案供应商，针对各种LED应用提供宽范围的LED驱动器方案，其中就包括用于可寻址标志和建筑物装饰照明两类常见应用的系列线性驱动器（详见下表）。这些驱动器能够精确地稳定LED电流，并包含可编程接口，利于软件控制。本文将以CAT4008、CAT4103和CAT9552为例，分别阐述其主要功能和基本工作原理，便于工程师的选型设计。表1：安森美半导体应用于标志及建筑物装饰照明的系列智能LED控制/驱动器。针对LED广告牌等应用的恒流汲入型LED驱动器诸如广告牌标志、滚动横幅、智能车辆标志和体育计分板等LED应用需要采用多颗LED，通常包含多串LED，要求LED驱动方案提供恒定的光输出，不同通道间的电流匹配精度要高，要提供易用的接口来控制不同LED通道，并且要具备可靠的保护功能。安森美半导体针对这类应用的方案包括CAT4008和CAT4106等恒流LED汲入型驱动器，其中前者支持8通道，后者支持16通道。以CAT4008为例，典型LED通道匹配精度达±1.5%，且LED通道能够在输出电压低至0.4V（当LED电流为2~100mA时）时保持稳流状态，在应用设计中可以此实现更高的电源效率。图1左侧显示的是CAT4008的框图，不同引脚的详细功能说明参见参考资料［1］。这器件使用8路紧密匹配的汲电流来对每个通道的LED电流进行稳流，而外部电阻RSET用于将LED通道电流设定为RSET电流的约51倍。由于每个通道包含独立电流感测电路，故CAT4008能够为所有通道都提供紧密的稳流。在大多数电流和电源电压条件下LED通道的最大压降为0.4V，帮助改善散热及提升LED驱动器能效。上电时，欠压锁定电路清除所有闩锁及移位寄存器信息，并将所有输出设置为关闭。一旦达到欠压锁定阈值，就可以设定器件。驱动器将每个连续LED输出通道的激活时间各延迟17纳秒（典型值），即LED2相对LED1延迟17纳秒，LED3相对LED1延迟34纳秒，并依次类推。延迟在闩锁（LATCH）引脚激活时引入，从而将LED电源上的浪涌电流降至最低，从而能够使用更小的旁路电容。速度高达25MHz的高速、四线（4-Wire）串行接口通过移位寄存器和锁存架构控制8通道中的每一个LED通道。串行数据输出引脚允许多个器件通过同一个串行接口串联使用。CAT4008还有输出关闭引脚，该引脚可被用来关闭所有LED通道，而不必依赖串口发送数据。此外，CAT4008还具备热保护功能，在芯片温度超过许可限度时关闭LED输出。图1：安森美半导体8通道恒流LED汲入型驱动器CAT4008框图及应用示例。高亮度、高视觉冲击力建筑物照明应用的RGBLED像素驱动器某些旨在营造高视觉冲击力效果的建筑物装饰照明应用使用高亮度的LED，要求LED驱动器能够驱动高亮度的RGBLED，并且要具备高速接口，从而支持高数据率并确保维持高数据完整性，还需要具备超低的压降，从而提供更高的能效。安森美半导体适合这类应用的LED驱动器包括的带独立电流控制功能的三通道恒流RGBLED像素驱动器CAT4103和CAT4109。其中，CAT4103为高端、多色彩、“智能”LED建筑物照明应用而设计，具有高速串行接口，能支持达25MHz的数据率，提供完全缓冲的数据输出，确保在分布式（长距离）、菊花链型照明系统中维持最高的数据完整性。而CAT4109使用并行接口，每条通道具有专门的脉宽调制（PWM）控制，非常适合更常规的LED视觉效果应用，如混色和建筑物重点照明。图2：安森美半导体CAT4103框图、典型应用电路图及应用示例。CAT4103和CAT4109都支持每通道达175mA的宽广范围LED恒流驱动，电流为60mA时压降电平至0.3V，确保在驱动长串LED时提供最高性能。这些驱动器每通道支持25V的电压电平，能够以超过10瓦（W）的高亮度功率电平支持RGB像素。CAT4103和CAT4109是安森美半导体恒流低压降驱动器（LDO？）产品线的两款产品，这产品线还包括CAT4101和CAT4104等，其中，CAT4101提供高精度的1A电流驱动能力，而CAT4104是一款四通道的恒流LED驱动器，适合通用及建筑物照明、汽车照明、LCD背光等应用。I2C指示器驱动器及端口扩展器市场上可以看到诸如由闪烁LED组成的广告销售标牌和具备开/关LED指示器的各种消费或工业用设备，这些应用需要能够控制各个LED单独导通/关闭或以某种频率来闪烁的驱动方案，安森美半导体的16通道I2CLED指示器及端口扩展器CAT9532和CAT9552就是适合这类应用的两款产品。CAT9532和CAT9552提供16位并行输入/输出（I/O）端口扩展器，优化用于LED调光控制，输出能够直接驱动并联的16颗LED（每通道电流25mA），每个LED都可以单独导通、关闭，或以两种可编程速率中的一种来闪烁。两款器件的I/O均可用作通用I/O（GPIO），未被用于控制LED的端口能够当成普通端口来使用（参见图3）。图3：CAT9552典型应用电路图。这两款器件适合于需要限制总线流量或清空总线主控定时器的I2C和SMBus应用。两款器件都包含内部振荡器和驱动LED输出的两个脉宽调制（PWM）信号，用户可以设定每个独立PWM信号的周期和占空比。CAT9532的可选可编程闪烁频率范围为0.593Hz至152Hz，CAT9552为0.172Hz至44Hz，两款器件的占空比为0%至99.6%，适合的具体应用包括背光、RGB混色、传感器控制、电源开关/按钮、报警系统、办公设备、家电控制面板和销售点（POS）显示屏等。总结：本文分析了常见的LED控制应用及其对驱动/控制方案的基本要求，介绍了安森美半导体用于这些应用的主要产品及其特点。而安森美半导体身为应用于高能效电子产品的首要高性能硅方案供应商，提供涵盖1至数百瓦功率范围的LED照明驱动及PFC解决方案，适合包括本文所述LED控制应用在内的宽广应用范围，而无论LED照明应用采用的是AC-DC电源、DC-DC电源或是电池供电，并满足客户对低成本、高性价比、高能效的要求。转载自——维库电子市场网

本文从实际生产设计出发，讨论了与分立电阻相关的一些缺点，包括增益精度、增益漂移、交流共模抑制(CMR)和失调漂移等方面。图1.经典分立差动放大器该放大器电路的传递函数为：若R1=R3且R2=R4，则公式1简化为：这种简化有助于快速估算预期信号，但这些电阻绝不会完全相等。此外，电阻通常有低精度和高温度系数的缺点，这会给电路带来重大误差。例如，使用良好的运算放大器和标准的1%、100ppm/°C增益设置电阻，初始增益误差最高可达2%，温度漂移可达200ppm/°C。为解决这个问题，一种解决方案是使用单片电阻网络实现精密增益设置，但这种结构很庞大且昂贵。除了低精度和显著的温度漂移之外，大多数分立差动运算放大器电路的CMR也较差，并且输入电压范围小于电源电压。此外，单片仪表放大器会有增益漂移，因为前置放大器的内部电阻网络与接入RG引脚的外部增益设置电阻不匹配。解决所有这些问题的最佳办法是使用带内部增益设置电阻的差动放大器，例如AD8271。通常，这些产品由高精度、低失真运算放大器和多个微调电阻组成。通过连接这些电阻可以创建各种各样的放大器电路，包括差动、同相和反相配置。芯片上的电阻可以并联连接以提供更广泛的选项。相比于分立设计，使用片内电阻可为设计人员带来多项优势图2.增益误差与温度的关系——AD8271与分立解决方案比较交流性能在电路尺寸方面，集成电路比印刷电路板(PCB)小得多，因此相应的寄生参数也较小，对交流性能有利。例如，AD8271运算放大器的正负输入端有意不提供输出引脚。这些节点不连接到PCB上的走线，电容保持较低，从而提高环路稳定性并优化整个频率范围内的共模抑制。性能比较参见图3。图3.CMRR与频率的关系——AD8271与分立解决方案CMRR比较差动放大器的一项重要功能是抑制两路输入的共模信号。参考图1，如果电阻R1至R4不完全匹配（或者当增益大于1时，R1、R2和R3、R4的比率不匹配），那么部分共模电压将被差动放大器放大，并作为V1和V2之间的有效差压出现在VOUT处，其无法与实际信号相区分。如果电阻不理想，那么部分共模电压将被差动放大器放大，并作为V1和V2之间的有效差压出现在VOUT处，其无法与实际信号相区分。差动放大器抑制这一部分电压的能力称为共模抑制。该参数可以表示为共模抑制比(CMRR)或转换为分贝(dB)。分立解决方案的电阻匹配不如集成解决方案中的激光调整电阻匹配那么好，这可以从图4中输出电压与CMV的关系曲线看出来。图4.输出电压与共模电压的关系——AD8271与分立解决方案比较假设使用理想运算放大器，则CMRR为：其中，d为差动放大器的增益，t为电阻容差。因此，对于单位增益和1%电阻，CMRR为50V/V或约34dB；使用0.1%电阻时，CMRR增加到54dB。即使采用具有无限大共模抑制的理想运算放大器，整体CMRR也会受电阻匹配的限制。某些低成本运算放大器具有60dB至70dB的最小CMRR，使误差更为糟糕。低容差电阻放大器在其指定工作温度范围内通常表现良好，但必须考虑外部分立电阻的温度系数。对于带有集成电阻的放大器，电阻可以进行漂移调整和匹配。布局通常使电阻相互靠近，因此它们会一同漂移，从而降低其失调温度系数。在分立情况下，电阻在PCB上散开，匹配情况也不如集成方案，产生的失调温度系数会更差，如图5所示。图5.系统失调与温度的关系——AD8271与分立解决方案比较无论是分立式或是单芯片，四电阻差动放大器的使用都非常广泛。由于只有一个器件放置在PCB上，而不是多个分立元件，因此可以更快速、更高效地构建电路板，并节省大量面积。为了获得稳定且值得投入生产的设计，应仔细考虑噪声增益、输入电压范围和CMR（达到80dB或更高）。这些电阻均采用相同的低漂移薄膜材料制成，因此在一定温度范围内可提供出色的比例匹配。转载自——维库电子市场网

现在市面上存在着各种PCI接口芯片，如AMCC公司的S5933，PLX的9080系列等。专用芯片可以实现完整的PCI主设备与从设备模式的接口功能，将复杂的PCI总线接口转化相对简单的用户接口，但系统结构受接口芯片的限制，不能灵活地设计目标系统，且成本较高。本文使用符合PCI电气特性的FPGA芯片进行简化的PCI接口逻辑设计，实现了33MHz、32位数据宽度的PCI从设备模块的接口功能，节约了系统的逻辑资源，且可以将其它用户逻辑集成在同一块芯片，降低了成本，增加了设计的灵活性。另外，还给出了Windows9x系统下的设备驱动程序，可以与应用程序接口，形成一个完整的系统。目前，本系统已经被印染企业应用在数据采集和处理等方面。1系统构成与功能描述系统的总体框图如图1所示。由图1可见，系统的硬件平台为一块PCI卡。此卡的结构十分简洁，主要由FPGA芯片、RAM芯片和输出接口三部分组成。其中，FPGA芯片集成了PCI接口模块和数据处理模块。PCI接口模块实现了33MHz工作时钟、32位总线宽度的接口功能，支持I/O空间、内存空间及配置空间的读写和PCI中断功能。由于简化的PCI接口占用的逻辑资源较少，可在同一块芯片中集成其他用户逻辑。作为一个应用实例，本文加入了一个数据处理模块，对PCI接口传送来的数据进行处理，通过片外的输出接口输出到下位机。RAM芯片为数据处理提供缓存功能。2从设备模式下的简化PCI协议的实现为了实现PCI接口的基本功能，必须完成以下几个模块：（1）PCI配置空间设置。PCI协议支持三种地址空间：I/O空间、内存空间和配置空间。配置空间提供了支持PCI设备自动配置的机制，是必需的。（2）PCI从设备状态机。PCI总线状态机是具有PCI总线的计算机系统状态流，是由一个已知状态到另一个状态的条件、时序的描述。这是PCI接口设计中最基本也是最重要的部分。（3）地址译码和命令译码。地址译码用来确定PCI设备是否应当响应当前总线的操作；命令译码则用来指示PCI设备根据不同的总线命令作出相应的动作。本文采用ALTERA公司的Max+PlusII软件平台，硬件描述语言使用ALTERAHDL语言，也可以方便地转换民VHDL或VerilogHDL语言。在此之前，先引入PCI总线信号的定义。2.1总线信号定义根据PCI总线协议2.2版，从设备模式下PCI接口至少包含47根引脚。图2给出了按功能划分的引脚分布，左边是必需引脚。右边是可选引脚。为简化起见，本文采用了如下引脚，其他引脚均不使能或置为高阻态。（1）由系统提供的33MHz的同步时钟信号CLK和复位信号RST#（#表示低电平有效）；（2）关于数据传输的核心信号：32位地址/数据复用线AD[31:0]、总线命令/字节使能复用线C/BE[3:0]#和偶校验信号PAR；（3）接口控制信号FRAME#、TRDY#、IRDY#、STOP#、DEVSEL#和IDSEL。其中，FRAME#为数据传输起止信号，TRDY#为主设备准备好信号，IRDY#为从设备准备好信号，STOP#为从设备停止请求信号，DEVSEL#为设备选择信号，IDSEL为配置空间读写时的片选信号；（4）中断引脚INTA#。为简化PCI协议，本文只实现了最重要的总线命令，表1给出了所支持的总线命令对应的C/BE[3:0]#编码值。表1支持的总线命令C/BE[3:0]#命令类型说明001000110110011110101011I/O读I/O写存储器读存储器写配置空间读配置空间写2.2配置空间设置配置空间大小为256字节，前64字节必需，记录了PCI设备的基本住处，比较重要的有：（1）VendorID、DeviceID和ClassCode域：分别表示设备的生产厂商、设备编号和类型；（2）Command和Status域：分别给出了对PCI设备的控制命令和当前状态；（3）BaseAdressRegister域：指示此PCI设备按I/O方式还是内存方式进行读写以及需要的地址空间大小；（4）InterruptLine和InterruptPin域：分别指明了设备使用的断号和中断引脚。在对配置空间的访问中，用AD[7:2]寻址一个双字DWORD。在本设计中，配置空间设置如表2所示。2.3简化的从设备状态机在PCI协议中，标准的从设备状态机包含五种状态，而且各状态的跳转条件比较复杂。本文在不违反PCI协议的前提下，简化了从设备的状态机，如图3所示。图3中，状态转移条件信号a、b、c定义如下：a代表配置空间访问条件,b代表I/O空间或内存空间访问条件，c代表总线传输开始条件。这三个条件的实现由后面的命令译码模块给出。表2配置空间设置（均为十六进制）字段值或含义字段值或含义VendorID1172ClassCode040000，即视频卡DeviceID8901BaseAdressRegister映射到I/O空间Command0082InterruptLine中断号AStatus0400InterruptPin使用INTA中断引脚IDLE是系统的缺省状态，表示总线当前空闲。通常，设备处在IDLE状态时，要检测来自PCI总线和后级设备的信号，便设备作出合适的响应。设备处于S_DATA状态时完成第一次数据传输，直接无条件跳到BACKOFF状态。设备在BACKOFF状态时进行多个数据传输，直到主设备断开访问。需要注意的是：任何对I/O空间、配置空间以及内存空间的突发传输的地址超过了设备映射地址的范围时，从设备要在此状态建立STOP信号，断开访问。当帧信号无效或主设备终止传输时，设备回到初始的IDLE状态。BUS_BUSY状态时总线忙，表示总线正在被其它设备使用。有两条转移路径，若总线仍然被占用，则停留在BUS_BUSY状态，否则返回空头状态IDLE。2.4地址译码和命令译码模块地址译码模块主要检测PCI地址与本PCI卡的基地址是否匹配，可以通过AD[31:00]信号线上的值与设备的基地址作比较判断。如果PCI地址落在设置的基地址范围内，则PCI卡响应当前的总线操作。命令译码模块指示PCI卡响应不同的总线命令，通过检测C/BE[3:0]#信号线上的值，与表1列出的总线命令作比较，完成命令译码。3Windows9x系统下驱动程序的设计对PCI设备而言，驱动程序提供了获取PCI卡的配置空间信息、勾挂PCI中断、总线数据传输等功能。本文介绍使用Numega公司的VtooIsD软件进行驱动设计的方法。3.1寻找PCI卡并读取配置空间信息配置空间包含了系统初始化PCI设备所必需的信息，首先需要遍历整个硬件树结构来寻找指定的PCI设备。对于每一个设备，比较其厂商号（VendorID）和设备编号（DeviceID），如果与设计的PCI卡的信息匹配，则读取它的配置空间信息。3.2I/O方式下的读写操作I/O方式下的读写比较简单。在得到PCI设备基地址信息后，通过C++语言中的端口读写函数inpd和outpd即可完成。举例如下：Temp=_inpd(gBaseAddresses);//Temp中得到读出的数据_outpd(gBaseAddresses,Data)；//向基地址写入数据其中，gBaseAddresses为基地址值，Data为写操作时的数据。3.3内存方式下的读写对于内存方式下的读写，一个重要问题就是地址的映射。因为硬件设备读写的是物理内存，但应用程序读写的是虚拟地址，所以存在着将物理内存地址映射到用户程序线性地址的问题。映射功能通过调用VtoolsD软件的标准库函数完成。根据给定的物理地址和所要求的空间大小，在系统内存中分配相应空间。首先，用PageReserve函数分配当前保留页的线性地址空间，再利用PageCommitPhys函数的服务对开始的线性地址空间分配相应的物理地址空间。程序如下：ULONGnPages=_NPAGES_(PhysAddress,SizeInByte)；Linear=PageReserve(PR_SYSTEM,nPages,PR_FIXED);PageCommitPhys(PAGENUM(Linear),nPages,PAGENUM(PhysAddress),PC_INCR|PC_WRITEABLE|PC_USER);LinPageLock(PAGENUM(Linear),nPages,0);其中，PhysAddress为给定的物理地址，SizeInBytes为需要的空间大小。建立了物理RAM到系统内存的映射后，就可以利用C++语言中的文件操作基类CFile类完成数据的读写。首先使用CFile类的成员函数Open打开文件，为保证数据读写的准确无误，必须使用二进制方式打开；接下来使用Read和Write成员函数进行文件读写；完毕后用Close成员函数关闭文件。3.4中断的勾挂和处理首先在ON_DEVICE_INIT函数中完成中断的初始化。即通过前面读取的PCI设备的中断号，使用VPICD_Virtualize_IRQ函数进行中断勾挂，外调用VPICD_Physically_Unmask函数开中断。RTCIRQHandle=VPICD_Virtualize_IRQ(&IRQdesc)；VPICD_Physically_Unmask（RTCIRQHandle）；然后在RTCInt_Handler函数中进行中断处理，可以进行各种操作，例如向应用程序发送自定义的消息来通知中断的发生。3.5与应用程序的通信一般地，应用程序通过CreateFile函数调用VxD驱动程序，得到一个VxD的文件句柄。使用如下的语句可以打开一个名为mydriver.VXD的文件，得到的句柄保存在hVxD中。hVxD=CreateFile(.mydriver.VXD,0,0,0,CREATE-NEW,FILE-FLAG-DELETE-ON-CLOSE,0)；通过句柄hVxD和DeviceIoControl函数就可以与驱动程序进行数据传输。本文采用ALTERA公司的FLEX6000系列芯片，型号为EPF6016TC144-3，实现了简化的从设备模式PCI协议，并在Windows9x系统下实现驱动程序的设计。整个系统工作良好。资源占用情况如下：可用I/O引脚113根，占用51根，占用率45%；可用逻辑单元数1320个，占用151个，占用率11%。简化的PCI协议的实现占用较少的逻辑资源，可以灵活方便地进行功能添加和改进，同时可以在同一块芯片中集成其他用户模块，实现不同功能，以降低成本。目前，本系统已经应用在数据采集处理、图像处理等方面。转载自——维库电子市场网

现代FPGA是有史以来最复杂的集成电路之一，它们采用最先进的晶体管技术和顶尖的架构，以实现令人难以置信的灵活性和最高的性能。随着时间的推移和技术的进步，这种复杂性决定了，在用FPGA设计和实现系统时，需要做出某些妥协。这一点在电源中最为明显，FPGA每次更新换代，电源都要提高精度、灵活性、可控性、效率和故障感知能力，还要减小体积。可能有些读者会质疑本文的标题，乍一看，说“FPGA的护理和喂养(careandfeeding)”似乎完全不合适。然而，对于这种反对意见的答案很简单：英语是一个有趣的语言。虽然人们对于“careandfeeding”这一说法何时开始流行莫衷一是，但人们都知道，这个说法起源于简单的农业时代，目前已经被人们普遍使用（滥用），指任何脆弱或不稳定的东西。在本文中，这一说法可谓一针见血。虽然对于FPGA是否需要“喂养”，人们充满争议，但我们可以肯定的是，FPGA的确需要“护理”！FPGA电源要求（解读数据手册）工程师应该将大部分时间用于编程——他们不希望花费时间和精力去考虑如何设计合适的电源。实际上，最佳供电方案就是采用一种既能满足项目当前需求，又能达到项目升级发展需求的，强大、灵活且行之有效的设计方案。在此，我们将仔细考察一些重要的电源规格及其含义。电压精度内核电源电压是平衡FPGA功耗和性能的、最重要的关键要素之一。规格文档给出了一系列可接受的电压，但总的电压范围并不是问题的全部。与所有事物一样，需要进行权衡和优化。表1是当下流行的AlteraArria10FPGA的内核电压规格示例。虽然这些数字是Arria10特有的数据，但它们代表了其他FPGA内核电压要求。电压范围为标称电压另加±3.3％的容差。在此电压窗口内，FPGA会正常运行，但问题的全貌要复杂得多。表1.AlteraArria10内核电压规格注意标有“SmartVID”的行，其电压范围为0.82V至0.93V。这表示，当FPGA通过SmartVID2接口（详见后文）请求自身的内核电压时，FPGA可以接受的各种电压。该SmartVID规格表明了有关FPGA的一个基本事实：FPGA可以在不同电压下运行，具体取决于其特定的制造容差以及采用的特定逻辑设计。FPGA的静态电压可能各不相同。电源必须具备响应和适应能力。设计目标是产生恰好能满足编程功能需求的性能水平，不消耗不必要的功率。根据半导体的物理特性以及Altera、Xilinx®（图1）和其他公司公布的数据可知，动态和静态功率会随着内核VDD的增加而显著提高，因此我们的目标是确保，给FPGA提供的电压刚好达到其时序要求即可。功耗过大无助于提高性能。实际上，功耗过多会使情况变得更糟，因为晶体管泄漏电流随着温度的升高而增加，从而消耗更多不必要的功率。由于这些原因，当务之急是优化设计和工作点的电压。图1.XilinxVirtexV功率与内核VCC。这种优化过程需要非常精确的电源才能获得成功。必须将调节器误差纳入误差预算，并从可用于优化的可用电压范围中减去。如果内核电压降至要求电压以下，则FPGA可能因时序错误而发生故障。如果内核电压漂移至最大规格值以上，结果可能会损坏FPGA，或者可能会在逻辑中形成保持时间故障。为了防止所有这些情况，必须考虑电源容差范围，并且指令电压必须保持在规格限值以内。问题是大多数电源调节器都不够准确。调节电压可能是指令电压容差范围内的任何电压，可能随负载条件、温度和老化而漂移。保证±2％容差的电源可以在4％的电压窗口内任意调节电压。为了补偿电压可能比下限值低2％的问题，必须将指令电压提高到比时序要求2％的水平。如果调节器然后漂移到比指令电压高2％的水平，它将在比该工作点所需的最小电压高4％的水平运行。这仍然符合FPGA的指定电压要求，但却浪费了大量功率（图2）。图2.电源调节器容差权衡。解决办法是选择能支持更严格的电压容差的电源调节器。容差为±0.5％的调节器可以在要求工作频率下，在更接近最小规格要求的范围内工作，并且保证与所需电压的偏离幅度小于1％。这种情况下，FPGA会正常工作，并且其功耗将达到该工作条件下的最低水平。LTC388x系列电源控制器可在较宽的可配置电压范围内，保证调节输出电压容差优于±0.5％。LTC297x系列电源系统管理器可保证调整后的电压调节器容差优于±0.25％。在这些精度条件下，对于FPGA，显然都能使其功耗与性能之间达到最佳平衡。热管理就电源精度而言，一个更微妙的意义体现在热预算当中。由于静态功耗远远没有达到可以忽略不计的程度，因此FPGA即使在无所事事的情况下也会升温。温度升高会导致更多的静态功耗，从而进一步提高工作温度（图3）。向电源添加不必要的电压只会使该问题变得更加糟糕。不准确的电源需要工作电压保护段，确保有足够的电压来完成此项工作。由容差、系统组件变化和工作温度的变化引起的电源电压不确定性可能产生明显高于所需最小值的电压。当施加到FPGA时，这种额外的电压可能导致热效应，甚至可能在高处理负载下导致热失控。图3.电源电流与工作温度的关系。补救措施是选择一种非常精确的电源，该电源仅产生恰当且不超过必要的电压，这正是ADI电源系统管理(PSM)器件所擅长的。SmartVIDSmartVID是Altera公司出品的一种技术，该技术用于按照FPGA本身的要求，为每个FPGA提供最佳电压。FPGA内部有一个寄存器，其中包含一个因器件而异的电压（已在出厂中编程），可保证FPGA高效运行。FPGA内部编译的一项IP功能可以读取该寄存器，并通过外部总线向电源发出请求，要求提供这个精确的电压（图4）。一旦达到电压要求，它就会在运行期间保持静止。图4.AlteraSmartVID结构。SmartVID应用对电源的要求包括特定的总线协议、电压精度和速度。总线协议是FPGA用于将其所需电压传送到功率调节器的几种方法之一。在可用的方法中，PMBus最为灵活，因为它可以满足最广泛的电源管理IC的需求。SmartVIDIP使用两个PMBus指令：VOUT_MODE和VOUT_COMMAND，用于命令符合PMBus标准的功率调节器达到正确的电压。调节器的电压精度和速度要求包括自主引导电压（在PMBus激活之前），能每10毫秒接受一个新电压指令，在电压调整阶段每10毫秒能步进10mV，并且能在10毫秒的步进时间内稳定在目标电压30mV(~3%)范围内，最终升至指令电压并在FPGA工作期间保持静止。虽然Altera使用的是SmartVID技术，但业界使用的其他类似技术也可以完成相同的任务。一种最简单的方法是在工厂测试每块电路板，并在电源的非易失性存储器中编程一个精确的电压，优化该特定电路板的性能。使用该技术时，不需要进一步干预，电源就能在正确的电压下工作。这是搭载EEPROM的电源管理器或控制器的优点之一。LTC388x系列电源控制器可满足AlteraSmartVID的所有要求。此外，LTM4675/LTM4676/LTM4677µModule调节器可以轻松满足这些要求，而且通过单一紧凑的形式提供了完整的解决方案。时序收敛任何逻辑模块的计算速度均取决于其电源电压。在限值范围内，电压越高，性能越快。我们已经看到，为什么不能采用简单的办法，即在最高电压下运行，保证获得最佳速度。另一方面，我们必须使工作电压足够高，能满足应用需求，如图5所示。图5.FPGA工作频率与VDD之间的平衡关系。图5的一个重要启示是，当特定设计达不到其逻辑时序要求并处于故障区域时可以采取哪些措施。通常，在将设计转化成硬件之前，很难准确定义正常工作与故障之间的界限，也无法预先确定它将在哪个特定电压下超过时序要求。唯一的选择是提前确定一个远高于最小值的电压，以浪费功率为代价来保证功能；或者设计一种灵活的电源，以在测试时适应硬件需求，甚至在采用SmartVID技术的情况下，能在加电时适应硬件需求。适应未知需求的能力使得ADIPSM器件的精度更具价值，因为FPGA设计师可以在实际设计阶段和任何开发阶段在功耗与性能之间进行权衡。转载自唯样电子资讯。

1、并行流水结构FIR的原理在用FPGA或专用集成电路实现数字信号处理算法时，计算速度和芯片面积是两个相互制约的主要问题。实际应用FIR滤波器时，要获得良好的滤波效果，滤波器的阶数可能会显著增加，有时可能会多达几百阶。因此，有必要在性能和实现复杂性之间做出选择，也就是选择不同的滤波器实现结构。这里运用并行流水线结构来实现速度和硬件面积之间的互换和折衷。在关键路径插入寄存器的流水线结构是提高系统吞吐率的一项强大的实现技术，并且不需要大量重复设置硬件。流水线的类型主要分为两种：算术流水线和指令流水线。对FPGA设计，逻辑功能是面向特定应用的，因此，采用需要较少额外控制逻辑的算术流水结构。流水线结构就意味着将数字处理算法分割成时间上前后相连的多个处理片段．并且在段与段之间加信号寄存器来缓冲。这些段和段之间的缓冲就构成了流水线。系统原来的运算量被分割成k个部分，分别由流水线的k个段来外理。一旦前面的任务通过了流水线的第一段，新的任务就可以进入流水线。设系统不加流水时的延时是D，则加上流水后，每隔D／k个时间单位就可以启动新的任务。要实现流水线的性能提升应满足3个条件：①运算量均匀分成延时一致的k个部分；②输人数据有大量重复的运算；③重复的运算前后没有相关性。并行结构就是以重复相同的结构，对同时满足并行运算条件的并行算法在硬件上进行实现的结构。并行结构运用起来的主要难点如下：一，并行结构占用更多的面积。二，相互并行的各计算部分在相互交换数据时，需要额外的控制和互联结构。但是，在芯片工艺尺寸不断减小的今天，并行结构成为设计高速、低延时数据处理系统的首选。控制和互联结构的复杂性取决于算法和对算法的划分方法。FIR滤波器本身就适合并行处理，但是对于占用时间和芯片面积都很大的乘法器来说，用全并行来实现FIR滤波器是不经济的。FIR滤波器以其设计简单、稳定性好、方便实现、线性相位等优点往往成为首选，甚至是唯一的选择。FIR滤波器用差分方程表示为：FIR滤波器直接型结构如图1。2、实现方法现场可编程门阵列（FPGA）具有体系结构和逻辑单元配置灵活、集成度高以及设计开发周期短等优点，因此，选用FPGA来验证并实现本滤波器结构。VHDL是一种硬件描述语言，主要用于描述数字系统的结构、行为、功能和接口，与FPGA相结合后，表现出更加强大与灵活的数字系统设计能力。用VHDL完成数字系统的功能描述，用FPGA来实现是一种实用方便的软、硬件结合方式。从硬件描述语言到FPGA配置数据文件是由综合工具以及布局、布线工具来完成的。数字系统的功能最终能否实现以及性能如何，取决于数字系统的算法结构，也取决于综合工具、布局和布线工具，还有器件性能。但是，如果数字系统的算法设计不好，就会有更多的设计反复。这里对FIR滤波器提出一种处理时间和所用芯片面积可以互换的结构，在最初的设计时，就能对其处理能力有所估计，减少了设计的反复。对于FIR滤波器，Xilinx提供了两个软核，一个是基于分布式运算的，另一个是基于单路的乘加运算。对于大阶数、高采样率的滤波器，这两种滤波器结构都不太适合。为了提高FIR滤波器的吞吐量，可用并行加流水线的结构来实现FIR滤波器，如图2所示。流水结构用于提高吞吐量率，并行结构可以减小处理延时。利用流水和并行结构调整滤波器性能使其满足实际应用要求。这里实现三级流水和二路并行的FIR滤波器。三级流水分别对应取数、乘法和累加。主要由双口RAM、乘法器、累加器、控制逻辑和流水线间的寄存器组成，还有数据写入模块（图中未画）。用两块RAM分别存放FIR系数和数据的前N个样值点，这两个RAM要求有一个写数据和一个读数据的双端口RAM。数据写入模块负责把所要滤波的数据轮换地写入两个双口RAM；FIR的系数也按偶数下标和奇数下标分别写入两个系数RAM，实现时是预先配置的。在实现滤波时，如图1所示对数据移位是不现实的。因此，用交联网络结合控制模块实现第一级流水--取数，完成给下一级流水线正确送数的目的。第二级流水是两个并行的乘法器，完成乘法运算。第三级流水是一个累加器；在控制逻辑的控制下，对乘法器输出结果进行正确的累加运算。完成结构设计后要进行时序设计。数据写入模块的时钟是根据数据源产生数据的速率而定的。而流水线的工作时钟频率要求大于数据产生时钟频率的N／2倍，N是滤滤器阶数，2是并行度。也就是要求流水线在数据产生的一个周期内能完成一次FIR滤波器输出的计算。其中的控制逻辑是流水线正常运行的关键。数据流水线上的各种时序要求都要由其产生，包括读数据地址、读系数的地址、交联网络的控制和流水线结构的输出。其VHDL的端口描述如下：系数地址由计数器产生，计数器周期是滤波器的阶数除以并行度，由first_data_address的第0位的边沿触发，以重新从0开始计数。数据RAM的地址加上计数器的值。两个RAM地址因当前输入滤波数据的存放位置，可能相同也可能相差1。交联网络的控制信号是计数器的最低位。累加器输出的使能信号是在计数到滤波器的阶数时产生的，而后经过延时给到累加器。累加器清零信号在这里产生要比累加器中用其他方法方便得多。交联网络也是设计的重点。对于并行处理结构，各单元之间数据的共享和通信是限制并行度的主要原因。在并行度为2的结构中，只要轮流交换系数就可以了。但是对更高的并行度，这一通信网络的延时是相当大的，这也是把它单独列为滤波器的流水线的一级的主要原因。还要注意的是：有符号数常用补码表示。在对有符号数进行扩展时，要扩展最高位。对乘法器的输出一般要进行扩展，以避免累加器溢出。对于乘加运算，有一种分布式计算方法，也就是把乘法进一步分解为部分和（二进制系数的每一位和输入数据相与的结果）。当乘加运算的一个乘数是已知常数时，分布式乘加运算会很节省资源。因为系数固定，与运算的结果是在运算前可知的，这样零位与数据相与的结果是不参与加运算的，从而实现无乘法器的滤波器。这里不选用这种方法，原因有二：其一，分布式运算将使滤波器难以重配：其二，基于FPGA的硬件乘法器较综合得来的乘法器性能更佳。3、仿真及测试用VHDL语言描述全部电路模块后，输入系数1、2、3、4、5和数据-l、-2、3、4等进行测试．用Mod-elsim进行仿真，其结果如图3所示。可以看出，模块能正确进行计算，从数据输入到数据输出约延时2个数据时钟．这主要是前面的数据输入模块的延时。乘加部分采用数据时钟的N／2倍，其延时与滤波器的阶数成比例，但不会超过一个数据时钟周期。然后，对VHDL描述就Xilinx的Spartan-3进行综合和测试。可以得出表1所示的测试结果，其中第一行为并行流水结构所设计的滤波器，第二行是采用Xilinx提供的软核设计的滤波器。可以看出，除了增加一个乘法器外，逻辑块和触发器都增加了一倍多。用这种结构设计的滤波器面积增加了一倍，速度性能也提高了一倍。以上两种滤波器可以应用在语音信号处理中--让语音信号通过低通滤波器以获取语音的低频分量。相对而言，并行流水结构能实现比Xilinx软核更高阶数的滤波器。在听觉上，经过两种滤波器（相同阶数）的语音信号没有太大差别。4、结束语本文在运算层次上，依据流水和并行运算结构实现直接型FIR滤波器。如果在设计滤波器时，结合级联型和直接型两种滤波器结构，那么也能实现同样的并行和流水的效果。实际上，还可在更低层次的乘法运算时，对部分和也用并行和流水结构来实现。这些结构的选择都依据性能要求和实现的复杂性来具体确定。作为实现现代高性能处理器的方法，并行和流水结构各有特点。并行是以面积换速度。流水是以延时换速度，采用这两种结构，就能在面积、速度、延时之间灵活互换。转载自——维库电子市场网

测试设备中的通道数最大化至关重要，因为通道越多，可以并行测试的器件就越多，进而压缩最终客户的测试时间和成本。测试仪通过开关来分享其资源以支持多个被测器件(DUT)，故开关是增加通道数的关键元件。但是，并行控制的开关数量越多，控制线路也就越多，占用的电路板空间相应地增加，这严重制约了可以实现的通道密度。在此情况下，使用SPI控制的开关在解决方案尺寸和通道数方面具有显着的优势。SPI开关可以采用菊花链形式布置，相比于传统解决方案，此举可大幅减少所需的数字线路数。本文将详细说明通道数最大化过程中会遇到的问题，讨论用于控制一组开关的传统方法及其缺点，提出SPI控制的模拟开关解决方案，最后介绍同类产品中性能最佳的ADISPI控制精密开关。通道数最大化的常见问题当模块开发的主要目标是通道数最大化时，板空间就会变得很珍贵。开关是提高系统通道数的关键，但随着开关数目增加，开关本身、逻辑线路及生成这些逻辑信号所需的器件会占用大量板空间，使可用空间减少。最终，受制于控制开关本身所需的相关因素，只能实现很有限的通道数。传统并行开关解决方案提高通道密度的最常见解决方案是使用由并行逻辑信号控制的开关。这需要大量GPIO信号，标准微控制器无法提供如此多的信号。为了生成GPIO信号，一种解决办法是使用串行转并行转换器。这些器件输出并行信号，并由I2C和SPI等串行协议进行配置。图1中的布局显示了8个ADG1412四通道、单刀单掷(SPST)开关，采用4x8交叉点配置，位于一个6层板上。这些开关由两个串行转并行转换器控制，串行线路来自一个控制板。每个转换器提供16条GPIO线路，这些线路分布到8个开关。布局显示了器件、电源去耦电容和数字控制信号（灰色）的占地大小。采用并行控制开关的4x8矩阵解决方案的尺寸为35.6mmx19mm，占用面积为676.4mm2。图1.并行控制开关4x8矩阵布局从图1可以明显看出，很大比例的面积被串行转并行转换器和数字控制线路占用，而不是被开关本身占用。对板空间的这种低效使用是很糟糕的，会大幅减少模块中的开关数目，进而影响系统通道数。SPI开关解决方案图2显示了一个4x8交叉点配置，8个四通道SPST开关位于一个6层板上。不过，这次开关是SPI控制的ADGS1412器件。像之前一样，图中显示了器件尺寸、电源去耦电容和SDO上拉电阻。该解决方案展示器件以菊花链形式配置。所有器件共享来自SPI接口的片选和串行时钟数字线路，菊花链中的第一个器件接收串行数据。然后，该数据被传送至链（像一个移位寄存器）中的所有器件。这个示例解决方案的尺寸是30mmx18mm，面积为540mm2。以菊花链形式使用SPI接口可大大减少串行转并行转换器和数字线路占用的板空间。采用这种开关配置，总电路板面积可减少20%，这使得通道密度大大提高。系统平台也得到了简化。当电路板上的开关数目提高时，节省的面积随之增加，包含数百个开关的电路板可节省50%以上的空间。这说明在更小的面积中可以放入更多开关，相比于传统串行转并行转换器方案，同样面积的电路板将能支持更多通道。图2.菊花链开关4x8矩阵布局图3.SPI开关和并行开关解决方案的面积对比ADISPI开关特性ADI公司的新型SPI开关系列可用来实现更高通道密度，如上例所示。通过创新的堆叠式双芯片解决方案（图4），ADI公司目前业界领先的精密开关可以利用工业标准SPI模式0接口进行配置。这意味着不仅可以节省空间，而且不会对系统性能造成不利影响。下面是ADI新型SPI开关的主要功能总结。图4.ADI公司创新堆叠式双芯片解决方案菊花链模式如上所述，ADISPI开关能以菊花链模式工作。采用菊花链配置的ADGS1412器件连接如图5所示。所有器件共享CS和SCLK数字线路，而器件的SDO与下一器件的SDI形成连接。利用单个16位SPI帧指令菊花链中的所有器件进入菊花链模式。在菊花链模式下，SDO是SDI的8周期延迟版本，故期望的开关配置可以从菊花链中的一个器件传递到另一个器件。图5.采用菊花链配置的两个开关错误检测功能当器件处于寻址模式或突发模式时，可以检测SPI接口上的协议和通信错误。有三种错误检测方法，分别是SCLK错误计数、无效读取和写入地址以及最多3位的CRC错误检测。这些错误检测功能确保数字接口即使在恶劣环境下也能可靠工作。ADISPI开关系列ADGS1412是ADI公司正在开发的SPI开关系列中的首款产品。得益于ADI公司开发的创新双芯片解决方案，ADGS1412不仅具有与并行控制器件ADG1412相同的同类最佳的低RON性能，而且具备串行接口带来的优势。该系列将以ADI公司的高性能开关为基础构建，提供现有、业界领先的开关的SPI控制版本。表1列出了ADI新型SPI开关系列当前和计划发布的产品。产品型号代表何种模拟开关芯片与SPI转并行转换器进行多芯片封装，附加的S表示其为SPI控制版本。这些产品将在2017年陆续发布。表1.计划中的新型SDISPI器件优化产品结语在高通道密度应用中，与使用并行控制开关相比，使用SPI控制开关有很多优势。它能减少每个开关占用的电路板空间，进而实现更高的开关密度。这是因为它减少了所需的数字控制线路，并且不再需要其它器件来提供这些控制线路。ADI公司的创新精密SPI开关解决方案支持提高通道密度。这些器件提供的菊花链模式有利于实现上述目标。由于采用双芯片解决方案，ADI公司当前开关产品的业界领先开关性能得以传承到新产品。ADGS1412是新型SPI控制开关系列中的首款产品，完整产品系列将于2017年和2018年陆续发布。转载自——维库电子市场网

现在的MCU程序可能别人花几百块钱就能破解，为了防止大家的程序不被剽窃，今天给大家分享点加密的内容。一、常见加密方法本节不讲加密具体实现算法，只讲常见加密方法。1.程序写保护这种方法是最常见，也是最简单的一种。现在的MUC基本都有写保护功能，但是这种容易被人破解。2.烧断数据总线这个方法听起来不错，但有损坏的风险，同样也能破解。3.软件加密是一些防止别人读懂程序的方法，单一的这种方法不能防止别人全盘复制，须配合其他的加密算法。4.添加外部硬件电路的加密方法这个方法效果看起来比较好，但会增加成本。5.芯片打磨改型这个方法改了型号能误导，但同时也增加成本，解密者一般也能分析出来。6.通过通过联网加序列号加密通过连接网络，在你的MCU中生成一个唯一的随机长序列号，并加入复杂的特种算法，或加入你们重新编码的企业信息在里面，每个芯片内不同，复制者只能复制到一个序列号。7.通过MCU唯一的标识加密以前很多MCU没有唯一标识码，现在的很多MCU都具有唯一标识码了。这个方法比较好，简单省事，能很好的防止复制。二、读保护+唯一ID加密使用读保护+唯一ID的加密是最常用的一种方法，也是推荐大家使用的一种方法。1.唯一ID现在正规的芯片，每颗出厂的时候都带了一个唯一标识码，这个号码是唯一不重复的，比如STM32的就使用96位作为唯一ID。和我们每个人的身份证号码一样，现在刚出生的婴儿，上户的时候就给他一个身份证号，那么每个芯片一生产出来，也就具备了这个身份证号。2.加密原理读保护就不用说了，增加被破解难度。使用唯一ID加密的方法很多，这里说一种简单的方法：出厂时程序读取唯一ID并保存在一个位置，以后程序执行之前，要读取并匹配这个唯一ID，一致才执行程序。当然，这种方法是最基础的原理，但也存在被破解的风险。所以，存储的数据，以及读取验证这两个地方需要进一步添加一些算法。这样操作之后，即使别人读取了你的程序，也是无法正常执行。

PCM1864圆形麦克风板（CMB）是低成本，易于使用的参考设计，适用于需要清晰语音的应用，例如语音触发和语音识别。此TI设计使用麦克风阵列捕获语音信号，并将其转换为数字流，DSP系统可使用该数字流从嘈杂的环境中提取清晰的音频。特性使用两个PCM18644通道音频ADC与八个麦克风阵列接口，以从嘈杂的环境中提取清晰的扬声器声音用于信号存在和丢失的EnergySense通知–低功耗，高性能音频解决方案的核心部分使用麦克风阵列，TI提供的软件和评估模块提供完整的系统参考设计

高速SDRAMSDRAM可作为软嵌入式系统的(NIOSII)的程序运行空间，或者作为大量数据的缓冲区。SDRAM是通用的存储设备，只要容量和数据位宽相同，不同公司生产的芯片都是兼容的。常用的有HY57V系列、三星K4S系列和美光MT48LC系列。

电源设计：AMS11117可以提供1A电流，线性电源（适用于144管脚以下、5万逻辑门以下的FPGA）。AS2830(或LT1085/6)可以提供3A电流，线性电源（适用于240管脚以下，30万逻辑门以下的FPGA）。TPS54350可以提供3A电流，开关电源（适用于大封装大规模的高端FPGA）。硬件调试方法（1）先焊接电源部分，使用万用表测试，排除电源短路等情况后，上电测试电压是否正确。（2）然后焊接FPGA及其相关的下载电路，排除引脚粘连，再次测了电源地之间是否有短路现象，上电测试电压是否正确，然后将手排除静电后触摸FPGA有无发烫现象。如果出现FPGA发烫现象，一般是出现总线冲突的现象。这种情况下需要检查外围总线是否出现竞争问题，通常是多片存储器片选信号同时选通造成。（3）以上步骤通过后，连接JTAG，上电运行，打开QuartusII，并打开Programmer，点击AutoDEtect看能否检测到FPGA。（4）焊接时钟电路、复位电路，并向FPGA下载一个程序，检查是否正常工作。

JTAG模式与AS模式FPGA是SRAM型结构，本身不能固话程序。因此FPGA需要一片Flash结构的配置芯片来存储逻辑配置信息，用于上电配置。以Altera公司的FPGA为例，配置芯片分为串行（EPCSx系列）和并行（EPCx系列）其中EPCx为老款配置芯片，体积大，价格高，现在常用EPCSx系列芯片。JTAG模式是直接将程序下载到FPGA芯片上运行，可以无限擦写，AS模式是将程序下载到编程配置芯片上，然后再配置FPGA。

具有I/O和电源管理功能：MachXOFPGAMachXOFPGA具有数百个I/O，对需要GPIO扩展、接口桥接和上电管理功能的各种应用而言，可谓绝佳选择。系列中的最新产品旨在符合NIST标准，另增安全功能以确保系统硬件和固件的安全性。MachXOFPGA具有一组功能强大的GPIO，包括“热插拔”等功能，因而无论电源轨状态如何，都可向I/O施加电压。此外，虽然多数FPGA输入默认为上拉状态，但MachXO输入默认为下拉状态，因此非常适合控制功能应用。MachXOFPGA具有不足10ms的即时启动功能，可作为“先启后停”控制器件的理想解决方案，在系统上电和断电期间用于对其他元器件进行管理和排序。MachXO器件的配置数据存储在闪存中。这类器件也包含基于SRAM的配置单元。器件上电后，存储于闪存的配置数据将以并行传输方式自动复制到基于SRAM的配置单元中。此外，器件运行时，可将新配置加载至闪存中，之后可选择在适当的时候将新配置复制到SRAM单元中。MachXO器件的一个典型示例是LCMXO3LF-9400C-6BG256C，具有9,400个逻辑单元和206个I/O，总RAM位数为442,368。代表性开发板是LCMXO3LF-6900C-S-EVNMachXO3入门套件（MachX03L版本）。套件板具有SPI闪存，可用于评估外部启动或双重启动功能。评估MIPIDSI和CSI2I/O时，建议使用LCMXO3L-DSI-EVNMachXO3LDSI分线板；评估高速差分I/O时，建议使用LCMXO3L-SMA-EVNMachXO3LSMA分线板。LatticeSemiconductor的FPGA设计和开发伴随FPGA发展的最常见技术之一是语言驱动设计(LDD)。这涉及使用Verilog或VHDL等硬件描述语言(HDL)，在抽象级别（即寄存器传送级(RTL)）上捕获设计意图。通过逻辑仿真进行验证之后，该表达式将连同目标FPGA类型、引脚分配和时序约束（例如最大输入到输出延迟）等其他信息一并传输至合成引擎。合成引擎输出的配置文件可以直接加载至FPGA中，或者对基于SRAM的FPGA而言，可加载至外部存储器件中。LatticeDiamond属于这类工具，可提供完整的基于GUI的FPGA设计和验证环境，适用于CrossLink、MachXO和ECP器件。与LatticeDiamond一样，LatticeRadiant也可提供完整的基于GUI的FPGA设计和验证环境，但后者主要针对iCEFPGA和未来架构。LatticeRadiant功能众多：行业标准IEEE1735知识产权(IP)加密和Synopsys设计约束(SDC)，实现最佳互操作性集成的工具组环境，简化设计导航和调试功能全新的ProcessToolbar支持简单的“一键式”设计执行功能完整的物理到逻辑闭环设计流程，实现交叉探索IP数据打包功能，使开发人员和第三方IP提供商能够以适合分发的形式打包经加密的IP数据包LatticeMico系统开发工具Lattice推出了两款软处理器内核——LatticeMico8和LatticeMico32，两者均可应用于FPGA的可编程结构。LatticeMico8是一款8位微控制器，针对MachXO2可编程逻辑器件(PLD)系列进行了优化和全面测试。此外，该器件也可用于其他FPGA系列的参考设计。微控制器内核结合了完整的18位宽指令集与32个通用寄存器，在保留丰富功能的同时，最大限度地减少消耗的器件资源——最小配置中LUT少于200个。LatticeMico32是一款32位哈佛架构RISC微处理器。LatticeMico32结合了32位宽指令集与32个通用寄存器，因而性能和灵活性适合各种市场应用。采用RISC架构，在确保性能满足各种应用所需的同时，使内核消耗的器件资源最少。为了加速微处理器系统的开发，可将LatticeMico32与几种兼容WISHBONE控制器的可选外设元器件集成。LatticeMico系统开发工具具有图形用户界面，使用户可对LatticeMico处理器内核和外设进行拖放式操作，将其连接至总线，并为各元器件定义各种参数，例如在处理器地址空间中的位置。系统定义完成后，该工具即可自动生成相应的RTL以进行仿真和合成。此外，该系统提供的工具使用户能够生成软件，用以在处理器内核上运行。机器学习工具：LatticesensAI堆栈和神经网络编译器目前，机器学习(ML)和人工智能(AI)应用广泛部署于各种嵌入式系统和整个物联网(IoT)，包括工业物联网(IIoT)。LatticesensAI堆栈包含评估、开发和部署基于FPGA的ML/AI解决方案所需的一切功能，包括模块化硬件平台、示例演示、参考设计、神经网络IP内核，软件开发工具和定制设计服务。在消费类和工业物联网应用中，开发人员可借助该堆栈实现灵活的机器学习推断引擎，加快上市时间。Lattice卷积神经网络(CNN)加速器IP内核是用于深度神经网络(DNN)的计算引擎。该引擎针对卷积神经网络进行了优化，因此可用于分类、对象检测和跟踪等基于视觉的应用。CNNIP内核本身可执行所需的计算，因此无需额外添加处理器。同时，借助Lattice神经网络编译器，设计人员可使用TensorFlow、Caffe和Keras等通用开发框架下创建的神经网络，并将其编译以在LatticeCNN和紧凑型CNN加速器IP内核中实施。小结最佳设计解决方案常常是由处理器与FPGA的组合提供，或由FPGA单独提供，或以硬处理器内核作为部分结构的FPGA提供。作为一项技术，FPGA多年来发展迅速，如今已经能够满足灵活性、处理速度、功耗等多方面的设计需求，非常适合智能接口、机器视觉和AI等众多应用。如上所述，LatticeSemiconductor的FPGA产品范围覆盖低中端，专注于低功耗器件，应用遍及通信、计算、工业、汽车和消费类等迅速增长的市场，以此解决从边缘到云的网络问题。此外，Lattice还推出了若干设计和验证工具套件，适用于基于语言的设计、基于图形处理器的设计以及专注于机器学习和人工智能应用的设计等各种设计流程。文章来源网络

现场可编程门阵列(FPGA)具有诸多特性，无论是单独使用，抑或采用多样化架构，皆可作为宝贵的计算资产；但是许多设计人员并不熟悉FPGA，亦不清楚如何将这类器件整合到设计中。解决办法之一是深入研究主要供应商提供的FPGA架构及相关工具。本文则从LatticeSemiconductor产品系列开始着手。FPGA选件高级概述市场上有许多不同类型的FPGA，每种类型都有不同的功能和特性组合。可编程结构是所有FPGA的核心，并以可编程逻辑块阵列的形式呈现（图1a）。FPGA结构进一步扩展可包括SRAM块（称为块RAM(BRAM)）、锁相环(PLL)和时钟管理器等组件（图1b）。此外，还可以添加数字信号处理(DSP)块（DSP切片）和高速串行器/解串器(SERDES)（图1c）。外设接口功能（如CAN、I2C、SPI、UART和USB）可以实现为可编程结构中的软内核，但许多FPGA将其作为硬内核在硅片中实现。同样，微处理器也可以实现为可编程结构中的软内核，或作为硬内核在硅片中实现（图1d）。不同FPGA针对不同的市场和应用提供不同的功能、特性和容量集合。FPGA供应商有很多，包括Altera（被Intel收购）、Atmel（被MicrochipTechnology收购）、LatticeSemiconductor、Microsemi（也被MicrochipTechnology收购）和Xilinx。所有这些供应商都提供多个FPGA系列；有的提供片上系统(SoC)FPGA（包含硬处理器内核），有的则针对航天等高辐射环境提供耐辐射器件。由于产品系列众多，每个系列提供不同的资源，因此为眼前的任务选择最佳器件可能很棘手。本文着重介绍了LatticeSemiconductor推出的器件系列及相关设计工具。LatticeSemiconductor的FPGA介绍LatticeSemiconductor的FPGA产品范围覆盖低中端，专注于低功耗器件，应用遍及通信、计算、工业、汽车和消费类等迅速增长的市场，以此帮助客户解决从边缘到云的网络问题。Lattice推出了四个主要的FPGA系列：iCE（堪称世界上最小的超低功耗FPGA）CrossLink和CrossLinkPlus（针对高速视频和传感器应用进行了优化）MachXO（针对桥接、扩展、平台管理和安全应用进行了优化）ECP（针对连接和加速应用的通用器件）此外，Lattice还推出了诸多设计和验证工具套件，包括LatticeDiamond软件（用于CrossLink/CrossLinkPlus、MachXO和ECP器件）、LatticeRadiant软件（用于iCEFPGA和未来架构）、LatticeMico（用于创建基于软微处理器设计的图形工具），以及LatticesensAI堆栈和神经网络编译器（用于人工智能(AI)和机器学习(ML)设计）。传统：ECPFPGA许多设计人员都认为Lattice的ECP器件是“传统”FPGA器件。这类器件采用10mmx10mm封装，引脚间距0.5mm，最多可包含85,000(k)个四输入查找表(LUT)。静态和动态功耗较低，协议无关单通道SERDES功能器件的功耗低于0.25W，四通道SERDES功能器件则低于0.5W。除了SRAM块、数字信号处理(DSP)块、锁相环(PLL)和时钟管理器外，ECPFPGA还具有可编程I/O，支持LVCMOS33/25/18/15/12、XGMII、LVTTL、LVDS、Bus-LVDS、7:1LVDS、LVPECL和MIPID-PHY输入/输出接口。ECPFPGA的配置单元基于SRAM，因此与所有其他基于SRAM的FPGA一样，仅当系统通电时，才能由外部（例如闪存器件、微处理器、微控制器）加载配置。ECP器件的一个典型示例是LFE5UM5G-25F-8BG381C，支持ECP55GSERDES的FPGA，采用10mmx10mm封装。为了使设计人员能更好地研究和试验ECP5FPGA系列的特性，Lattice还推出了相应的ECP5-5G开发板LFE5UM5G-45F-VERSA-EVN（图2）。体积小巧，但功能强大：Lattice的iCEFPGAiCE器件是市面上现有体积最小的FPGA，该系列中最小的器件采用1.4mmx1.4mm封装，提供18个I/O。iCEFPGA采用灵活的逻辑架构，最多可包含5k个四输入LUT，具有高达128Kb的Lattice嵌入式sysMEMBRAM、1Mb的单端口RAM(SPRAM)、高性能DSP块，以及可定制I/O。iCEFPGA器件体积小、功耗低（对于多数应用，休眠电流低至75µA，有功电流范围从1至10mA），但功能却很强大。例如，这类器件可实现人工神经网络(ANN)，可用于模式匹配以实现边缘应用中“始终开启”的人工智能。iCEFPGA的配置数据存储在非易失性存储器(NVM)中，因而属于一次性可编程(OTP)器件。尽管如此，器件仍包含基于SRAM的配置单元。开发过程中，可将设计直接由外部加载至基于SRAM的配置单元来进行测试。设计提交后，即可将其加载至NVM中。器件上电后，存储于NVM的配置将以并行传输方式自动复制到基于SRAM的配置单元中。iCE器件的一个示例是ICE40UL1K-SWG16ITR1KiCE40UltraLite，它是世界上外形尺寸最小的FPGA（截至本文发布时），采用1.4mmx1.4mm封装，静态功率为42µW。代表性开发板包括HM01B0-UPD-EVNHimaxHM01B0UPduino扩展板和sensAI模块化演示板（图3）。该套件基于UPduino2.0开发板，这款Arduino外形尺寸的快速原型开发板，具有iCE40UltraPlusFPGA的性能和I/O功能。此外，套件还包括HimaxHM01B0低功耗图像传感器模块和两个I2S麦克风。专用：CrossLink和CrossLinkPlusFPGACrossLink和CrossLinkPlus系列都是专用FPGA，除了可编程逻辑和强大的I/O功能外，器件规格经过强化，因而可广泛适用于工业和汽车应用。其中包括移动行业处理器接口(MIPI)D-PHY高速数据通信物理层标准、相机串行接口2(CSI2)和显示串行接口2(DSI2)内核；封装分别采用6mmx6mm(CrossLink)和3.5mmx3.5mm(CrossLinkPlus)。与iCEFPGA一样，CrossLink器件的配置数据存储在OTPNVM中，也包含基于SRAM的配置单元，开发过程中可直接加载进行测试。设计提交后，则将其加载至NVM中。器件上电后，数据以并行传输方式自动复制到基于SRAM的配置单元中。相比之下，CrossLinkPlus器件的配置单元基于闪存，因此可根据需要对这些器件进行重新编程；此外，器件还具有不足10ms的即时启动功能。CrossLink器件的一个示例是LIF-MD6000-6JMG80I，具有5,936个逻辑单元和37个I/O，总RAM位数为184,320。在着手开始嵌入式视觉设计时，设计人员可借助LF-EVDK1-EVN嵌入式视觉开发套件，将基于CrossLink的MIPI输入与ECP5FPGA处理整合，用以进行嵌入式视觉设计的原型开发（图4）。文章来源网络

当固件在微控制器或微处理器上的运行速度过慢时，现场可编程门阵列(FPGA)可解决实时嵌入式设计的硬件问题。同时，FPGA还具有外设灵活性。然而，要使用FPGA，设计工程师就需要学习全新的编程语言（通常为Verilog或VHDL）以及全新的开发流程来生成FPGA比特流，而且可能需要投入大量资金用于购买FPGA开发板。由于这些障碍，尽管FPGA是设计工具箱中非常有用的工具，但许多设计工程师都不愿意使用。为帮助他们克服这种心态，一些供应商正在致力于缩短FPGA学习曲线。例如，Arduino推出了ArduinoABX00022MKRVidor4000FPGA开发板（参见“通过ArduinoMKRVidor4000快速轻松地应用FPGA”）。ArduinoMKRVidor4000提供了另一种FPGA编程方法，与广受欢迎的Arduino集成开发环境(IDE)无缝集成，并且可以使用专用Arduino库扩展获得FPGA级性能。现在又推出新产品以替代早前的产品，其中就包括ArduinoMKRVidor4000板。AloriumTechnology则开发了一种稍微不同的方法来将FPGA性能添加到Arduino嵌入式开发环境中。这种方法既支持预配置IP块进行I/O加速，也支持定制设计的IP块。本文首先简要介绍FPGA的传统使用方法，然后深入介绍Alorium的Arduino兼容型XLR8R22M08V5U0DI和SnōSNOR20M16V3FPGA模块。本文将说明Alorium如何以全新的理念在Arduino环境中使用FPGA，既支持预配置IP，又能构建定制IP，以及设计人员如何开始应用FPGA模块。如何加速Arduino现在，全球成千上万的设计人员、工程师、开发人员、DIY爱好者和创客都在使用Arduino开发板系列的不同版本，为各种各样的应用开发嵌入式系统。由于Arduino板和ArduinoIDE的使用和编程方法都非常简单，因此深受欢迎。随着Arduino用户不断将最初的Arduino架构推进到更加复杂的应用领域，性能问题开始出现。一部分性能问题是最初的Arduino微控制器的8位架构过于简单。另一部分问题是当Arduino的嵌入式微控制器不具备等效硬件块时，Arduino软件系统只能通过软件实现大量实时外设。这一性能问题的一种解决方法是使用功能更强大的微控制器，但软件在实时环境中能做的事情是有限的。一些高速实时外设必须在硬件中实现。此外，虽然也可以使用配备更多硬件外设的微控制器，但适用的外设组合则取决于具体的项目。对此，微控制器制造商常在一个微处理器系列中提供数十个甚至上百个版本，以此解决对于不同外设组合的需求。然而，这种方法对于Arduino等板级产品并不可行，因为必须使用具有足够I/O引脚的板载连接器来满足所有需求。尽管现在市面上有很多版本的Arduino板，但仍然不足以满足所有嵌入式项目的需求。FPGA可满足各种外设组合需求通过向嵌入式设计人员提供可编程硬件，FPGA能够满足因项目而异的外设组合需求。为嵌入式微控制器板添加FPGA功能的一种简单方法是，将FPGA添加到现有设计中。这也是Arduino在设计ArduinoMKRVidor4000板时采用的方法。该板结合了MicrochipTechnology的基于32位Arm®Cortex®-M0+的ATSAMD21G18A-AUTSAMD21低功耗微控制器与Intel的10CL016YU484C6GCyclone10FPGA。Arduino专为MKRVidor4000板向ArduinoIDE中添加了几个硬件IP块。这些外设可由两个主库提供：VidorPeripherals和VidorGraphics。当Arduino草图（Arduino用来表示程序或代码单元的名称）中包含相关外设库时，ArduinoMKRVidor4000上的IntelCyclone10FPGA会自动构建这些硬件IP块。目前的外设IP块清单包括：I2C端口SPI端口UART高频PWM控制器高速定时器高速正交解码器AdafruitIndustries的Neopixel可寻址RGB智能LED控制器其中一些外设（例如I2C和SPI）已经作为软件IP块用于早前的Arduino板。这些早期软件实现与ArduinoMKRVidor4000板的FPGA上实现的等效IP块的区别在于，FPGA版本的外设性能更好。例如，每个I2C和SPI实例化都是通过板上FPGA内部的独立可编程硬件块实现的。因此，实例化若干个这样的串行端口时没有性能损失。通过以FPGA硬件实现外设块，并借助Arduino草图编写人员已经熟悉的相同库机制使其可用，ArduinoMKRVidor4000板简化了FPGA的使用。无需学习VHDL或Verilog之类新的硬件描述语言(HDL)。实际上，对于程序员而言，基于FPGA的外设与任何其他C++对象并无二致。Arduino计划日后添加更多此类硬件IP块外设。然而，ArduinoMKRVidor4000板与通用的FPGA开发板仍有所不同，因为它不支持使用HDL代码对板载Cyclone10FPGA直接编程。Arduino正计划使用Intel面向FPGA的QuartusHDL开发工具，允许更多高级用户通过ArduinoMKRVidor4000板的FPGA来实现更多用途。Alorium迈出下一步对于Arduino兼容型XLR8R22M08V5U0DI和SNOR20M16V3SnōFPGA开发板，Alorium已通过OpenXLR8方法和XceleratorBlock(XB)迈出了这一步（图1和图2）。这两款板基于IntelMAX10FPGA系列的不同版本构建，该系列集成有闪存配置存储器。XLR8结合了Intel10M08SAU169C8GMAX10与8位ATmega328指令集兼容型微控制器。它的外形尺寸与最初的ArduinoUno开发板相同，因此与很多ArduinoShield和配件兼容。AloriumSnōFPGA开发板的尺寸相对小得多，该模块尺寸规格为0.7x1.7英寸，见图2。尽管SnōFPGA开发板的物理尺寸更小，但它集成了IntelMAX10FPGA的更高版本，配备的逻辑单元也多出一倍：10M16SAU169C8GMAX10FPGA有16K，而XLR8板上的10M08器件只有8K。前者的I/O引脚也是后者的两倍多（32个，对比XLR8板的14个）。Alorium还提供了SNOMAKRR10分线板，可将SnōFPGA模块转换为稍大的Arduino外形尺寸板，配备USB端口和来自FPGA的附加I/O分线引脚。SnōFPGA模块的一些引脚连到与Arduino兼容的SnōMAKR分线板扩展排针，而其他引脚连到USB连接器对面、沿开发板边缘分布的一排附加针座（图3）。XLR8和SnōFPGA开发板都在一个芯片—IntelMAX10FPGA中实现8位微控制器及其硬件外设。图4图解说明了实现方法。AVR兼容型微控制器内核（图4左下部分）与最初Arduino开发板中使用的AtmelATmega3288位AVR微控制器相同。然而，Alorium的AVR微控制器是以FPGA中的软内核方式实现，而不是另载于独立芯片之上。图4中，该微控制器内核上方共有五个AloriumXB（XB1至XB5）。XB是通过FPGA的片上资源实现的IP块。AVR微控制器可通过可寻址寄存器接口与这些片上XB进行通信。XLR8和Snō开发板随附了预安装的XB（也在GitHub中提供），它们相当于Arduino开发人员经常需要使用的外设，包括：正交解码伺服电机控制NeoPixelRGBLED控制12位增强型ADC浮点数学请注意，上面列出的最后一种XB其实并不是I/O外设块，而是浮点数学加速器。XB可以是任何类型的硬件加速器，而不只局限于I/O。选取任何块XLR8和SnōFPGA开发板都可现场更新，方法是选择不同的XB（或多个同类XB），使用Alorium的OpenXLR8开发流程在FPGA中实例化。开发人员也可以使用Alorium的OpenXLR8流程构建定制XceleratorBlock（图5）。目前，要构建定制的XB，设计人员必须具备Verilog或VHDL硬件描述语言的应用知识，并且熟悉IntelQuartusFPGA工具套件—尤其是QuartusPrimeLiteEdition17.1版和MentorGraphics的ModelSim仿真工具。HDL对于FPGA开发必不可少，因为它允许设计人员以一种标准的、定义完善的方式来表达多个任务的并行执行。C和C++等高级语言(HLL)实质上是顺序语言。HLL编译器获取HLL源代码，将其转换成一长串机器指令序列，通常一次只能执行一个指令。这也是FPGA比处理器快得多的原因所在—FPGA能够同时执行数千个任务，只要FPGA足够大。有一些HLL编译器能够将C或C++编写的代码转换为HDL，然后由常规的FPGA工具处理，但目前Alorium的OpenXLR8设计流程并不包括这些HLL编译器。然而，一旦使用HDL和FPGA开发工具设计并调试了XB，即可像任何其他Arduino库块一样在ArduinoIDE中使用。目前，Alorium也在为ArduinoIDE库开发更多的XB。总结在构建各自的FPGA开发板方面，Arduino和AloriumTechnology公司都认识到设计人员越来越多地需要这些经济实惠的开发板提供更多的嵌入式性能。尽管两家公司采取的策略虽有所不同，但最终目标却别无二致：努力让更多嵌入式开发人员更方便地使用FPGA。在最基础的层面上，Arduino和Alorium的方法让硬件设计就像选取块并运行脚本一样简单。目前，完整的设计流程尚不够简单。Arduino尚未向HDL开发人员开放完整的FPGA开发流程。虽然Alorium的设计流程确实包括HDL设计，但要求开发人员必须具备Verilog或VHSLFPGA设计语言和工具的知识。不过，这些产品已将大门开启，至少在理论上可以利用C和C++硬件编译器等其他FPGA开发方式。届时，将可以通过使用AloriumTechnology和Arduino开发的简单方法将这些功能添加到ArduinoIDE中，充分发挥FPGA的性能。文章来源网络

随着摄像头和其他设备产生的数据在快速增长，促使人们运用机器学习从汽车、安防和其他应用产生的影像中提取更多有用的信息。专用器件有望在嵌入式视觉应用中实现高性能机器学习(ML)推理。但是此类器件大都处于早期开发阶段，因为设计人员正在努力寻找最有效的算法，甚至人工智能(AI)研究人员也在迅速推演新方法。目前，开发人员一般使用针对ML的可用FPGA平台来构建嵌入式视觉系统，以期满足更高的性能要求。与此同时，他们可以保持所需的灵活性，以跟上机器学习发展的步伐。本文将介绍ML处理的要求，以及为何FPGA能解决许多性能问题。然后，将介绍一个合适的基于FPGA的ML平台及其使用方法。机器学习算法和推理引擎在ML算法中，卷积神经网络(CNN)已成为图像分类的首选解决方案。其图像识别的准确率非常高，因而得以广泛应用于多种应用，跨越不同的平台，例如智能手机、安防系统和汽车驾驶员辅助系统。作为一种深度神经网络(DNN)，CNN使用的神经网络架构由专用层构成。在对标注图像进行训练期间，它会从图像中提取特征，并使用这些特征给图像分类（参见“利用现成的软硬件启动机器学习”）。CNN开发人员通常在高性能系统或云平台上进行训练，使用图形处理单元(GPU)加速在标注图像数据集（通常数以百万计）上训练模型所需的巨量矩阵计算。训练完成之后，训练好的模型用在推理应用中，对视频流中的新图像或帧进行分类。推理部署完成后，训练好的模型仍然需要执行同样的矩阵计算，但由于输入量要少很多，开发人员可以将CNN用于在通用硬件上运行的普通机器学习应用（参见“利用RaspberryPi构建机器学习应用”）。然而，对于许多应用而言，通用平台缺乏在CNN推理中同时实现高准确率和高性能所需的性能。优化技术和替代CNN架构（如MobileNet或SqueezeNet）有助于降低平台要求，但通常会牺牲准确率并增加推理延时，而这可能与应用要求相冲突。与此同时，快速发展的算法使得机器学习IC的设计工作变得复杂，因为需要机器学习IC既要足够专门化以加速推理，又要足够通用化以支持新算法。FPGA多年来一直扮演着这一特定角色，提供加速关键算法所需的性能和灵活性，解决了通用处理器性能不足或没有专用器件可用的问题。FPGA作为机器学习平台对于机器学习而言，GPU仍然是标杆——这是早期的FPGA根本无法企及的。最近出现的一些器件，如IntelArria10GXFPGA和LatticeSemiconductorECP5FPGA，大大缩小了先进FPGA和GPU之间的差距。对于某些使用紧凑的整数数据类型的DNN架构来说，此类FPGA的性能/功耗比甚至高于主流GPU。高级FPGA组合了嵌入式存储器和数字信号处理(DSP)资源，对于一般矩阵乘法(GEMM)运算能够实现很高的性能。其嵌入式存储器靠近计算引擎，从而缓解了CPU存储器瓶颈，而这种瓶颈通常会限制通用处理器上机器学习算法的性能。反之，相比于典型DSP器件（图1），FPGA上的嵌入式DSP计算引擎提供了更多的并行乘法器资源。FPGA厂商在交付专门用于机器学习的FPGA开发平台时充分利用了这些特性。例如，Intel最近推出的支持FPGA的OPENVINO™扩展了该平台将推理模型部署到不同类型设备（包括GPU、CPU和FPGA）的能力。在该平台上，开发人员可使用Intel的深度学习推理引擎工作流程，其中整合了Intel深度学习部署工具包和在IntelOPENVINO工具包中提供的Intel计算机视觉软件开发套件(SDK)。开发人员使用SDK的应用编程接口(API)构建模型，并且可利用Intel的运行模型优化器针对不同硬件平台进行优化。深度学习部署工具包旨在与IntelDK-DEV-10AX115S-AArria10GXFPGA开发套件配合使用，让开发人员能从领先的ML框架（包括Caffe和TensorFlow）导入训练好的模型（图2）。在诸如Arria10GXFPGA开发套件之类目标平台或使用Arria10GXFPGA器件的定制设计上，工具包中的模型优化器和推理引擎分别处理模型转换和部署。为了迁移预训练模型，开发人员使用基于Python的模型优化器生成了一个中间表示(IR)，该表示包含在一个提供网络拓扑的xml文件和一个以二进制值提供模型参数的bin文件中。除了生成IR之外，模型优化器还会执行一项关键功能——移除模型中用于训练但对推理毫无作用的层。此外，该工具会在可能的情况下将每个提供独立数学运算的层合并到一个组合层中。通过这种网络修剪和合并，模型变得更紧凑，进而加快推理时间并减少对目标平台的存储器需求。Intel推理引擎是一个C++库，其中包含一组C++类。这些类对于受支持的目标硬件平台来说是通用的，因此可以在各个平台上实现推理。对于推理应用而言，开发人员使用像CNNNetReader这样的类来读取xml文件(ReadNetwork)中包含的CNN拓扑以及bin文件(ReadWeights)中包含的模型参数。模型加载完成后，调用类方法Infer()执行阻塞推理，同时调用类方法StartAsync()执行异步推理，当推理完成时使用等待或完成例程处理结果。Intel在OPENVINO环境提供的多个示例应用程序中演示了完整的工作流程和详细的推理引擎API调用。例如，安全屏障摄像机示例应用程序展示了使用推理模型流水线，以首先确定车辆边界框（图3）。流水线中的下一个模型检查了边界框中的内容，识别车辆类别、颜色和车牌位置等车辆属性。流水线中的最后一个模型使用这些车辆属性从车牌中提取字符。集成式嵌入式视觉平台Intel的OPENVINO方法强调平台重定向，而Lattice的SensAI平台完全聚焦于FPGA推理。SensAI平台的特性之一是为DNN架构（包括CNN和一个称为二值化神经网络(BNN)的紧凑架构）提供FPGAIP。针对嵌入式视觉，SensAICNNIP为完整的推理引擎提供框架，将控制子系统、存储器、输入和输出的接口与实现不同类型模型层（包括卷积、BatchNorm归一化、ReLu激活、池化和其他）的资源结合在一起（图4）。为了实现CNN模型，开发人员首先要在针对ECP5FPGA的LatticeDiamond设计环境中或针对其他LatticeFPGA系列的Radiant设计环境中，利用LatticeClarity配置工具配置CNN。这里，开发人员可以指定模型类型（CNN或BNN）、卷积引擎数（最多8个）及每层的内部存储大小（最多16Kb）或二进制大对象(blob)。配置CNN之后，开发人员使用设计环境生成核心，作为FPGA比特流。开发人员单独将通过Caffe或TensorFlow开发并训练好的模型导入SensAI平台。这里，Lattice神经网络编译器将训练好的Caffe或TensorFlow模型转换为一组包含神经网络模型参数和执行命令序列的文件。SensAI平台将来自设计环境和编译器的单独输出一起并入FPGA，以提供最终的推理模型（图5）。针对嵌入式视觉应用，LatticeLF-EVDK1-EVN嵌入式视觉开发套件(EVDK)为运行CNN模型推理提供了理想的目标平台。EVDK提供了一个完整的80x80mm三板堆叠式视频平台，包括LatticeCrossLink视频输入板、带ECP5FPGA的处理器板和HDMI输出板。开发人员可以将EVDK用作Lattice提供的多个示例CNN应用的目标平台。例如，Lattice速度标志检测参考设计运用EVDK来展示SensAICNNIP在典型汽车应用中的应用（图6）。此示例应用程序的项目文件包括全套文件，从Caffecaffemodel和TensorFlowpb格式的模型开始。因此，开发人员可以探索这些模型的细节。例如，使用TensorFlowimport_pb_to_tensorboard.py实用程序，开发人员可以导入Lattice提供的pb模型，以查看此示例应用程序中使用的CNN的细节（图7）。本例中，所提供的模型是由四个“Fire”模块组成的序列，每个模块包括：Conv2D层，执行3x3卷积以从输入流中提取特征激活层，执行BatchNorm归一化，然后执行修正线性单元(ReLU)激活MaxPool池化层，用于对前一层的输出进行采样开发人员可以使用SensAI平台生成模型文件，完成前面描述的模型流程。或者，开发人员可以使用所提供的文件直接跳转到部署阶段。任一情况下，文件都是通过接有适配器的microSD卡加载到EVDK中。在操作中，EVDK上的摄像机向ECP5FPGA提供视频流，其中配置的CNN加速器IP执行命令序列以执行推理。同任何推理引擎一样，每个输出通道都会产生一个结果，指出与该输出通道相关联的标签即为输入图像的校正标签的概率。本例中，模型是用每小时25、30、35、40、45、50、55、60和65英里的限速标志的标注图像进行训练的。因此，当模型在其输入字段中的任何位置检测到限速标志时，它会显示检测到的标志对应于每小时25、30、35、40、45、50、55、60或65英里限速的概率（图8）。总结为在嵌入式视觉应用中运用机器学习，开发人员使用可用硬件平台实现所需性能水平的能力受到了限制。然而，高性能FPGA的出现使得开发人员可以构建性能接近GPU的推理引擎。采用专为嵌入式视觉设计的机器学习FPGA平台，开发人员可以专注于特定需求，使用标准机器学习框架训练模型，并依靠FPGA平台实现高性能推理。

可编程逻辑具有传统分立IC无法提供的灵活性。借助现成的开发工具，可轻松使用现场可编程门阵列和复杂可编程逻辑器件创建应用特定型功能。按钮开关输入消抖便是此类功能的一个例子。下图1说明了一个有效的消抖逻辑电路。此电路持续将按钮的逻辑电平记录到FF1然后记录到FF2，使得FF1和FF2始终存储此按钮的最后两个逻辑电平。当这两个值在指定的时间内保持相等时，启用FF3，并通过它将稳定值记录到结果输出。图1：逻辑电路消抖。XOR门和N位计数器完成定时。如果按钮的电平发生变化，则FF1和FF2的值在一个时钟周期内不同，从而通过XOR门清零N位计数器。如果按钮的电平不变（即，如果FF1和FF2处于相同的逻辑电平），则XOR门会释放计数器的同步清零功能，并且计数器开始计数。计数器持续按此方式递增，直至其(1)达到指定的时间并启用输出寄存器，或(2)因按钮的逻辑电平尚未稳定而被XOR门中断并清零。计数器的大小决定了验证按钮稳定性所需的时间。当计数器递增至其进位输出位被断言时，将会自行停止递增并启用输出寄存器FF3。电流将保持此状态，直至另一个按钮值被记录到FF1，从而通过XOR门清零计数器。文章来源网络

许多设计人员迟早都会发现，微控制器或微处理器上运行的固件可能会变得太慢。现场可编程门阵列(FPGA)为此提供了一种可编程方法，以硬件速度来解决高速、实时、嵌入式设计问题。然而，为了最大限度地利用FPGA，传统上涉及到一个技术学习曲线，但由于成本和期限压力，许多工程师无法负担这样的学习曲线。FPGA的学习曲线常常涉及学习新的编程语言（Verilog或VHDL），下载大型开发工具包，学习全新工具开发流程以生成FPGA比特流，而且可能要花大量资金（可能数百或数千美元）用于购买FPGA开发板。由于这些障碍，尽管FPGA是嵌入式设计工具箱中极其有用的工具，但许多设计工程师都避免使用它们。一些供应商试图通过提供入门FPGA板来减少使用FPGA的障碍，但学习新硬件描述语言和开发工具的必要性仍然是很高的门槛，阻碍了FPGA的更广泛采用。为了破除这些障碍，Arduino作出了最新的努力，推出一款名为ArduinoMKRVidor4000的新型低成本开发板，其代表了一种在嵌入式系统设计中使用FPGA的独特方法。ArduinoMKRVidor4000提供了多种FPGA编程方法，这些方法可无缝集成到广受欢迎的ArduinoIDE中。借助这种方式，通过特殊的Arduino库扩展获得FPGA级性能，便能使嵌入式系统开发人员直接从Arduino草图中快速获益。同时，随着更高级的设计人员对该技术的信心增强，他们可以采取更复杂的FPGA使用模型。本文将首先讨论有关FPGA的需求，再介绍MKRVidor4000开发板的功能。然后，本文将深入阐述如何应用Arduino的新型简化方法来使用FPGA。第一代Arduino开发板2005年推出的第一款Arduino开发板是基于一个简单的8位微控制器：Atmel（现为MicrochipTechnology）AVR。此开发板的很多后续产品同样基于该微控制器系列的不同器件。由于成本低且ArduinoIDE简单易用，Arduino开发板系列已成为物联网(IoT)产品开发的流行平台，常用于STEM/STEAM项目。事实上，最初的Arduino板就是第一个获得广泛成功的开源硬件项目。现在，全世界有成千上万的设计师、工程师、开发人员和创客在使用各种版本的Arduino开发板系列，其已成为让学生们第一次接触嵌入式编程的首选。人们的创意无限，从音乐、游戏、玩具、智能家居、农业到自主驾驶车辆，其应用范围非常广泛。随着Arduino用户不断将最初的Arduino架构推进到越来越复杂的应用领域，性能问题开始出现。一部分问题是最初的Arduino微控制器的8位架构过于简单。另一部分问题是许多实时外设的软件实现，尤其是时间关键型外设，例如高速定时器、高频PWM（脉冲宽度调制）输出和正交编码器。这个问题的一种解决办法是使用速度更快、功能更强大的微控制器，但最终软件在实时环境中能做的事情是有限的。一些高速实时功能必须在硬件中实现。Arduino和FPGA结合挑战在于让使用Arduino的嵌入式开发人员能使用FPGA资源，但又不破坏Arduino的简易性。Arduino从硬件角度解决了这一挑战：将FPGA添加到Arduino架构中，使得FPGA可通过Arduino库扩展Arduino的微控制器外设资源。现有Arduino用户很熟悉这些库；当使用Arduino的原生外设时，以及向Arduino扩展排针添加外设板时，经常会使用这些库。由此产生的Arduino开发板称为MKRVidor4000，其结合了基于32位Arm®Cortex®-M0+处理器内核的MicrochipTechnologySAMD21低功耗微控制器的处理能力与Intel（前身为Altera）Cyclone1010CL016FPGA（图1）。该FPGA包含15,408个可编程逻辑单元、516,096比特的嵌入式RAM和56个18x18位硬件乘法器，可用于实现高速DSP。每个FPGA的I/O引脚切换速度快于150兆赫兹(MHz)，这比板载SAMD21微控制器的I/O速度要快得多。简而言之，板载FPGA为ArduinoMKRVidor4000板提供了可观的处理和I/O能力。ArduinoMKRVidor4000属于MakerArduino板系列，其新式MKR外形尺寸与之前的Arduino板不相符。MKR系列还包括：ArduinoMKRWAN1300连接板，带有用于物联网应用的板载LoRa射频模块ArduinoMKRGSM1400连接板，带有板载蜂窝RF模块，适合于需要全球GSM连接的物联网应用与之前的Arduino开发板一样，Arduino的MKR系列不仅是针对初学者而开发，专业人员同样可以使用它来快速开发系统原型。Arduino组织发现越来越多的正规工程项目使用Arduino开发板进行原型开发甚至生产，因而开发了该系列板。ArduinoMKRVidor4000包括许多外设，其中有几个是较早期、较简单的Arduino所不曾涉及的。有一个28针MKR排针接口，其与最初的Arduino扩展板排针在概念上相似，但在物理上不同。该排针接口中的I/O引脚可由SAMD21微控制器或IntelCyclone10FPGA控制。除了标准化MKR排针接口外，ArduinoMKRVidor4000板上的外设端口列表还包括：微型USB连接器微型HDMI视频输出连接器与RaspberryPi相机模块兼容的MIPI摄像机连接器采用U-BLOXNINA-W102射频收发器模块实现的Wi-Fi和BLE（低功耗蓝牙）RF接口MiniPCIe连接器，具有多达25个用户可编程引脚请注意，ArduinoMKRVidor4000开发板没有真正的PCIe接口端口。它只是改造了与MiniPCIe端口相关的连接器，在MiniPCIe边缘连接器上分接出Cyclone10FPGA的许多I/O引脚。这是一种经济实惠的大容量连接器，现已广泛应用于数以百万计的PC主板中，这足以证明其可靠性。MiniPCIe连接器可用来轻松地将ArduinoMKRVidor4000板插入更大的系统或I/O扩展板中。尽管有如此多的I/O连接器，ArduinoMKRVidor4000开发板却很小。其尺寸为83mm（3.25英寸）×25mm（0.98英寸），这样便适合安装在嵌入式计算应用越来越常见的狭小空间中。该板的电流消耗额定值为100毫安(mA)，因此应当也适合许多嵌入式系统项目的功率包络，其中包括电池供电系统。该板有一个用于直接连接3.7伏锂聚合物(LiPo)电池的连接器，如图1所示。但是，电流消耗将取决于FPGA中实现的功能以及实例化硬件的运行速度，这会使电池容量的计算变得复杂，最终将需要进行一些实验才能确定电池的正确大小。MKRVidor4000板的视频输出是由IntelCyclone10FPGA生成的真正HDMI视频输出。ArduinoMKRVidor4000板的ArduinoIDE中包含了AdafruitGFX图形核心库，这允许SAMD21微控制器使用Arduino草图在软件控制下生成图形。此外，Arduino还通过两个专门为MKRVidor4000板创建的主库向ArduinoIDE添加了几个硬件IP块：VidorPeripherals和VidorGraphics。当Arduino草图中包含相关外设库时，ArduinoMKRVidor4000上的IntelCyclone10FPGA会自动构建这些硬件IP块。目前的外设IP块清单包括：I2C端口SPI端口UART高频PWM控制器高速定时器高速正交解码器AdafruitNeopixel可寻址RGB智能LED控制器同样，ArduinoMKRVidor4000板的软件库包含用于该板MIPI摄像头输入的视频捕获代码。此库中的例程可以从连接的摄像头中捕获640x480像素视频图像。摄像头的24位RGB图像存储在开发板的8MBSDRAM中，该SDRAM直接连接到Cyclone10FPGA。此外，可以使用ArduinoMKRVidor4000板的其中一个I2C接口访问所连摄像头的控制和状态寄存器。其中一些外设（例如I2C和SPI）已经作为软件IP块用于早前的Arduino板。这些早期软件实现与ArduinoMKRVidor4000板的FPGA上实现的等效IP块的区别在于，FPGA版本的外设性能更好。例如，每个I2C和SPI实例化都是通过板上FPGA内部的独立可编程硬件块实现的。因此，实例化若干个这样的串行端口时没有性能损失。FPGA速度示例：快速正交编码正交编码器常用作3D打印机所用步进电机的定位反馈机制。基于软件的编码器可能会出现问题，因为其速度有限；当处理器忙于执行其他代码时，这些编码器可能会错失计数。ArduinoMKRVidor4000板的正交编码器是在Cyclone10FPGA硬件中实现实例化，其时钟频率为100MHz，并采用32位硬件计数器实现，因此在任何实际物理系统中都不会错失计数。每个实例化的正交编码器都利用单独的FPGA块实现，因此实例化多个编码器时不会有性能损失。若要实现更多编码器，只需要使用FPGA的更多内部可编程逻辑。这是FPGA硬件并行性的关键优势。轻松使用FPGA—Arduino方式通过以FPGA硬件实现外设块，并借助无数Arduino草图编写人员已经熟悉的相同库机制使其可用，ArduinoMKRVidor4000板简化了FPGA的使用。无需学习VHDL或Verilog之类新的硬件描述语言(HDL)。对于开发人员来说，基于FPGA的外设与程序员眼中的任何其他C++对象并无二致。Arduino计划日后添加更多此类硬件IP块外设。Arduino已经完成了这个魔法，通过使用的软件堆栈远远低于最初ArduinoIDE的软件堆栈，让FPGA硬件看起来就像硬件化的外设块。MKRVidor4000板的软件堆栈使用远程过程调用在ArduinoC++版本编写的高级草图与开发板的FPGA硬件之间建立链接；这些过程调用发送到FPGA上实例化的邮箱，而FPGA通过JTAG连接到SAMD21微控制器（图2）。使用此软件堆栈访问基于FPGA的外设非常简单，只需正确调用适当的Vidor外设库即可。Arduino草图编写人员不必知道Vidor的FPGA魔法工作原理。它切实有效。要借助FPGA提升系统性能，一种有效的方法当然是访问利用可编程硬件实现的预定义外设IP块，不过这样获得的性能提升仅仅是FPGA全部能力的一小部分。尽管如此，Arduino仍然鼓励MKRVidor4000用户开发更多外设块，以便通过庞大的Arduino开源社区扩大选择范围。然而，ArduinoMKRVidor4000板还不是通用的FPGA开发板，因为它不支持使用HDL代码对板载Cyclone10FPGA直接编程。不过，Arduino还计划发布一个IntelQuartus项目，演示直接在MKRVidor4000板上实现FPGAHDL代码，从而让更多高级用户可以通过ArduinoMKRVidor4000板的FPGA来实现更多用途。Quartus是一款全面的HDL开发工具，Intel将其提供给设计人员开发采用该公司FPGA的FPGA设计。当Arduino为ArduinoMKRVidor4000板发布此Quartus项目时，想要学习HDL编程的设计师、工程师、创客和学生们将能把该板用作更高级FPGA项目的低成本开发与生产平台。借助这种直接FPGA编程功能，设计人员将能在ArduinoMKRVidor4000板的FPGA中实例化几乎任何类型的硬件块。例如，板载FPGA资源足以在FPGA结构中容纳ArmCortex-M1处理器内核。这样做将会把ArduinoMKRVidor4000板变换成双处理器嵌入式系统。总结虽然FPGA与微控制器或微处理器一起能为许多处理功能提供更高的性能，但这需要很长的学习曲线。ArduinoMKRVidor4000板和配套的ArduinoIDE大大降低了学习如何使用FPGA开发更高级应用的门槛。想要了解FPGA“水有多深”的设计人员可能会发现，ArduinoMKRVidor4000这个池塘中的水不深也不浅，刚刚合适。文章来源网络

设计人员一直在寻找系统构架的构建方法，以提供可满足所有应用需求的最佳计算解决方案。在许多情况下，这种最佳解决方案常常需要使用现场可编程门阵列(FPGA)，但令人遗憾的是，很多设计人员对这些器件的功能以及如何进行整合并不熟悉。本文将简要说明可从使用FPGA中受益的设计场景。然后，在阐述基本工作原理之后，将会介绍一些有趣的FPGA解决方案和开发套件。为何要使用FPGA？计算应用多种多样，能满足应用需求的最佳方法可能因应用而异，包括现成的微处理器(MPU)和微控制器(MCU)、现成的图形处理单元(GPU)、FPGA以及定制片上系统(SoC)器件。为了确定使用哪一种方法，需要仔细审视应用需求和考虑事项。例如，当研究5G基站等尖端技术时，设计人员需要考虑到基础标准和协议仍在不断发展中。这意味着设计人员需要能够快速有效地应对任何超出控制范围的规范变更。同样，他们需要能够灵活地响应未来在系统部署到现场后发生的标准和协议变更。此外，他们还必须能够响应系统功能中的意外错误或系统安全性方面的漏洞，修改现有功能或添加新功能，从而延长系统使用寿命。尽管最高性能通常是由SoC提供，但这种方法既昂贵又耗时。另外，在芯片结构中实现的任何算法本质上都是“冻结在硅片中”。鉴于上述考虑，这种固有的不灵活性便成了问题。为了找到高性能和灵活性的最优平衡点，需要一条替代路线。该路线常常由FPGA、微处理器/微控制器与FPGA的组合或以硬处理器内核作为部分结构的FPGA提供。什么是FPGA？这是一个很难回答的问题，因为对不同人来说，FPGA是不同的东西。而且，FPGA的类型有很多，每种类型都有不同的能力和功能组合。可编程结构是任何FPGA的核心（即“FPGA-dom”的界定方面），并以可编程逻辑块阵列的形式呈现（图1a）。每个逻辑块都是多种元件的集合，包括查找表(LUT)、多路复用器和寄存器，所有这些元件都可以进行配置（编程）以根据需要执行操作（图2）。图1：最简单的FPGA仅包含可编程结构和可配置GPIO(a)，不同架构是在此基本结构上增加其他元件而形成：SRAM块、PLL和时钟管理器(b)，DSP块和SERDES接口(c)，以及硬处理器内核和外设(d)。（图片来源：MaxMaxfield）图2：每个可编程逻辑块都是多种元件的集合，包括查找表、多路复用器和寄存器，所有这些元件都可以进行配置（编程）以根据需要执行操作。（图片来源：MaxMaxfield）许多FPGA使用4输入LUT，可配置为实现任何4输入逻辑功能。为了更好地支持某些应用采用的宽数据路径，有些FPGA提供6输入、7输入甚至8输入LUT。LUT的输出直接连接到逻辑块输出之一和多路复用器输入之一。多路复用器的另一个输入直接连接到逻辑块输入(e)。多路复用器可以配置为选择其中一个输入。多路复用器的输出馈入寄存器输入。每个寄存器都可以配置为边沿触发的触发器或电平敏感锁存器（尽管如此，但不建议在FPGA内部使用锁存器形式的异步逻辑）。每个寄存器的时钟（或使能信号）可以配置为高电平有效或低电平有效。同样，置位/复位输入的有效电平也是可配置的。这些逻辑块可以被视为漂浮在“可编程互连之海”中的“可编程逻辑之岛”。这种互连可配置为将任何逻辑块的任何输出连接到其他逻辑块的任何输入。同样，FPGA的主要输入可以连接到任何逻辑块的输入，任何逻辑块的输出都可以用来驱动器件的主要输出。主要的通用输入/输出(GPIO)以组形式呈现，每组可配置为支持不同的接口标准，例如LVCMOS、LVDS、LVTTL、HSTL或SSTL。另外，输入的阻抗也是可配置的，输出的压摆率也一样可配置。FPGA结构进一步扩展可包括SRAM块（称为块RAM(BRAM)）、锁相环(PLL)和时钟管理器之类的东西（图1b）。此外，还可以添加数字信号处理(DSP)块（DSP切片）。它们包含可配置的乘法器和可配置的加法器，能够执行乘法累加(MAC)运算（图1c）。高速SERDES块是FPGA的另一个常见特性，能支持千兆位串行接口。必须注意的是，并非所有FPGA都支持上述全部特性。不同FPGA针对不同的市场和应用提供不同的特性集合。FPGA中的可编程结构可用来实现所需的任何逻辑功能或功能集合，一直到处理器内核甚至多个内核。如果这些内核是以可编程结构实现的，则称其为“软内核”。相较之下，有些FPGA（通常称为SoCFPGA）包含一个或多个“硬内核”处理器，其直接在硅片中实现（图1d）。这些硬处理器内核可能包括浮点单元(FPU)和L1/L2高速缓存。同样，外设接口功能（如CAN、I2C、SPI、UART和USB）可以实现为可编程结构中的软内核，但许多FPGA将其作为硬内核在硅片中实现。处理器内核、接口功能和可编程结构之间的通信通常利用AMBA和AXI之类的高速总线实现。第一批FPGA是由Xilinx于1985年推出上市，仅包含一个8x8可编程逻辑块阵列（没有RAM块、DSP块等）。相比之下，当今的高端FPGA可以包含数十万个逻辑块、数千个DSP块和以兆位(Mb)计的RAM。总体而言，它们可能包含数十亿个晶体管，相当于数千万个等效门（例如2输入NAND门）。备选配置技术为了确定逻辑块的功能和互连的布线，需要借助配置单元，后者可以用0/1（断开/接通）开关来形象地表示。这些单元还用于配置GPIO接口标准、输入阻抗、输出压摆率等。根据具体FPGA，这些配置单元可以采用如下三种技术之一来实现：反熔丝：这些配置单元是一次性可编程(OTP)单元，意味着一旦对器件进行了编程，就无法撤回。此类器件往往仅限于太空和高安全性应用。其销量很小，因此价格很高，可谓昂贵的设计选择。闪存：像基于反熔丝的配置单元一样，基于闪存的单元也是非易失性的。与反熔丝单元不同，闪存单元可以根据需要重新编程。闪存配置单元可以承受辐射，因而这些器件适合于太空应用（不过要对上部金属化层和封装进行修改）。SRAM：采用这种手段时，配置数据存储在外部存储器中，每次FPGA上电时都要从存储器中加载数据（或在动态配置情况下，按照指令要求加载数据）。对于配置单元基于反熔丝或闪存的FPGA，优势在于它们是“即时接通”，功耗很小。这些技术的一个缺点是，除了用于创建芯片其余部分的基础CMOS工艺之外，他们还需要其他处理步骤。对于配置单元基于SRAM技术的FPGA，优势在于使用与芯片其余部分相同的CMOS工艺制造，并且具有更高的性能，因为它通常比反熔丝和闪存技术领先一代或两代。主要缺点是SRAM配置单元比（相同技术节点的）反熔丝和闪存单元更耗电，并且容易因为辐射而发生单粒子翻转(SEU)。长期以来，后一个缺点导致基于SRAM的FPGA被认为不适合用于航空航天应用。最近，业界采用了特殊缓解策略，使得基于SRAM的FPGA与基于闪存的FPGA一同出现在“好奇号”火星漫游车等系统上。利用FPGA提供灵活性FPGA适用于多种多样的应用，特别适合用于实现智能接口功能、电机控制、算法加速和高性能计算(HPC)、图像和视频处理、机器视觉、人工智能(AI)、机器学习(ML)、深度学习(DL)、雷达、波束赋形、基站以及通信。一个简单的例子是在其他使用不同接口标准或通信协议的器件之间提供智能接口。请考虑一个现有系统，其中有一个应用处理器使用旧式接口连接到相机传感器和显示设备（图3a）。图3：FPGA可用于在其他使用不同接口标准或通信协议的器件之间提供智能接口，从而延长基于旧式器件的现有设计的寿命。（图片来源：MaxMaxfield）现在，假设系统的创建者希望将相机传感器和显示设备升级为更轻、更便宜、功耗更低的现代产品。唯一的问题是，两个新外设或其中之一可能使用现代接口标准，而原应用处理器(AP)却无法提供支持。或者，它们可能支持完全不同的通信协议，例如移动行业处理器接口(MIPI)。在这种情况下，采用支持多种I/O标准的FPGA，再加之以某些软MIPIIP内核，将能提供一条快速、低成本、无风险的升级路径（图3b）。再举一个应用例子，考虑一些计算密集型任务，例如执行雷达系统所需的信号处理或通信基站中的波束赋形。采用冯诺依曼或哈佛架构的常规处理器非常适合某些任务，但不适合于需要重复执行相同操作序列的任务。这是因为运行单个线程的单个处理器内核一次只能执行一条指令（图4a）。图4：微处理器一次只能（顺序地）执行一条指令，与此不同的是，FPGA中的多个功能块可以同时（并发地）执行。另外，FPGA能以大规模并行方式实现适当的算法。（图片来源：MaxMaxfield）相比之下，FPGA中可以同时执行多个功能，支持以流水线方式完成一系列操作，进而实现更大的吞吐量。同样，FPGA不像处理器那样执行相同的操作，例如对1,000对数据值再执行1,000次运算，而是在可编程结构中实例化1,000个加法器，从而在单个时钟周期中以大规模并行方式执行相同的计算（图4b）。哪些厂商制造FPGA？这是一幅不断演变的画卷。具备最高容量和性能的高端器件有两家主要制造商，分别是Intel（其收购了Altera）和Xilinx。Intel和Xilinx提供从低端FPGA到高端SoCFPGA的各种产品。另一家几乎完全专注于FPGA的供应商是LatticeSemiconductor，其针对的是中低端应用。最后但并非最不重要的一家是MicrochipTechnology（通过收购Actel、Atmel和Microsemi），现在可提供多个系列的中小型FPGA和低端SoCFPGA类产品。由于产品系列众多，每个系列提供不同的资源、性能、容量和封装样式，因此为眼前的任务选择最佳器件可能很棘手。下面是一些例子：Intel器件；LatticeSemiconductor器件；以及Xilinx器件。如何使用FPGA进行设计？传统的FPGA设计方法是工程师使用Verilog或VHDL之类的硬件描述语言来捕获设计意图。首先可以对这些描述进行仿真，以验证其是否符合要求，然后将其传送给综合工具，生成用于配置（编程）FPGA的配置文件。每家FPGA供应商要么有自己内部开发的工具链，要么提供专业供应商定制的工具版本。无论哪种情况，都可以从FPGA供应商网站获得这些工具。另外，成熟工具套件可能有免费或低成本的版本。为使FPGA更易于为软件开发人员所用，一些FPGA供应商现在提供高级综合(HLS)工具。这些工具会解析在C、C++或OpenCL中以高级抽象所捕获的期望行为的算法描述，并生成输入以提供给较低级的综合引擎。对于希望入门的设计人员，有许多开发和评估板可用，每种板提供不同的功能和特性。这里给出三个例子：DFRobot的DFR0600开发套件，其具有Xilinx的Zynq-7000SoCFPGA；TerasicInc.的DE10Nano，其具有Intel的CycloneVSoCFPGA；ICE40HX1K-STICK-EVN评估板，其具有LatticeSemiconductor的低功耗iCE40FPGA。若设计人员计划使用基于FPGA的PCIe子卡来加速X86主板上运行的应用程序，可以关注AlveoPCIe子卡等产品，也是由Xilinx提供。结论最佳设计解决方案常常由FPGA、处理器与FPGA的组合或以硬处理器内核作为部分结构的FPGA提供。FPGA多年来发展迅速，能够满足灵活性、处理速度、功耗等多方面的设计需求，适合于广泛的应用。文章来源网络

最佳处理解决方案常常是由RISC、CISC、图形处理器与FPGA的组合提供，或由FPGA单独提供，或以硬处理器内核作为部分结构的FPGA提供。然而，许多设计人员不熟悉FPGA的功能、其发展脉络以及如何使用FPGA。现场可编程门阵列(FPGA)具有诸多特性，无论是单独使用，抑或采用多样化架构，皆可作为宝贵的计算资产；但是许多设计人员并不熟悉FPGA，亦不清楚如何将这类器件整合到设计中。解决办法之一是深入研究主要供应商提供的FPGA架构及相关工具。本文则从LatticeSemiconductor产品系列开始着手。FPGA选件高级概述市场上有许多不同类型的FPGA，每种类型都有不同的功能和特性组合。可编程结构是所有FPGA的核心，并以可编程逻辑块阵列的形式呈现（图1a）。FPGA结构进一步扩展可包括SRAM块（称为块RAM(BRAM)）、锁相环(PLL)和时钟管理器等组件（图1b）。此外，还可以添加数字信号处理(DSP)块（DSP切片）和高速串行器/解串器(SERDES)（图1c）。外设接口功能（如CAN、I2C、SPI、UART和USB）可以实现为可编程结构中的软内核，但许多FPGA将其作为硬内核在硅片中实现。同样，微处理器也可以实现为可编程结构中的软内核，或作为硬内核在硅片中实现（图1d）。不同FPGA针对不同的市场和应用提供不同的功能、特性和容量集合。FPGA供应商有很多，包括Altera（被Intel收购）、Atmel（被MicrochipTechnology收购）、LatticeSemiconductor、Microsemi（也被MicrochipTechnology收购）和Xilinx。所有这些供应商都提供多个FPGA系列；有的提供片上系统(SoC)FPGA（包含硬处理器内核），有的则针对航天等高辐射环境提供耐辐射器件。由于产品系列众多，每个系列提供不同的资源，因此为眼前的任务选择最佳器件可能很棘手。本文着重介绍了LatticeSemiconductor推出的器件系列及相关设计工具。LatticeSemiconductor的FPGA介绍LatticeSemiconductor的FPGA产品范围覆盖低中端，专注于低功耗器件，应用遍及通信、计算、工业、汽车和消费类等迅速增长的市场，以此帮助客户解决从边缘到云的网络问题。Lattice推出了四个主要的FPGA系列：iCE（堪称世界上最小的超低功耗FPGA）CrossLink和CrossLinkPlus（针对高速视频和传感器应用进行了优化）MachXO（针对桥接、扩展、平台管理和安全应用进行了优化）ECP（针对连接和加速应用的通用器件）此外，Lattice还推出了诸多设计和验证工具套件，包括LatticeDiamond软件（用于CrossLink/CrossLinkPlus、MachXO和ECP器件）、LatticeRadiant软件（用于iCEFPGA和未来架构）、LatticeMico（用于创建基于软微处理器设计的图形工具），以及LatticesensAI堆栈和神经网络编译器（用于人工智能(AI)和机器学习(ML)设计）。传统：ECPFPGA许多设计人员都认为Lattice的ECP器件是“传统”FPGA器件。这类器件采用10mmx10mm封装，引脚间距0.5mm，最多可包含85,000(k)个四输入查找表(LUT)。静态和动态功耗较低，协议无关单通道SERDES功能器件的功耗低于0.25W，四通道SERDES功能器件则低于0.5W。除了SRAM块、数字信号处理(DSP)块、锁相环(PLL)和时钟管理器外，ECPFPGA还具有可编程I/O，支持LVCMOS33/25/18/15/12、XGMII、LVTTL、LVDS、Bus-LVDS、7:1LVDS、LVPECL和MIPID-PHY输入/输出接口。ECPFPGA的配置单元基于SRAM，因此与所有其他基于SRAM的FPGA一样，仅当系统通电时，才能由外部（例如闪存器件、微处理器、微控制器）加载配置。ECP器件的一个典型示例是LFE5UM5G-25F-8BG381C，支持ECP55GSERDES的FPGA，采用10mmx10mm封装。为了使设计人员能更好地研究和试验ECP5FPGA系列的特性，Lattice还推出了相应的ECP5-5G开发板LFE5UM5G-45F-VERSA-EVN（图2）。体积小巧，但功能强大：Lattice的iCEFPGAiCE器件是市面上现有体积最小的FPGA，该系列中最小的器件采用1.4mmx1.4mm封装，提供18个I/O。iCEFPGA采用灵活的逻辑架构，最多可包含5k个四输入LUT，具有高达128Kb的Lattice嵌入式sysMEMBRAM、1Mb的单端口RAM(SPRAM)、高性能DSP块，以及可定制I/O。iCEFPGA器件体积小、功耗低（对于多数应用，休眠电流低至75µA，有功电流范围从1至10mA），但功能却很强大。例如，这类器件可实现人工神经网络(ANN)，可用于模式匹配以实现边缘应用中“始终开启”的人工智能。iCEFPGA的配置数据存储在非易失性存储器(NVM)中，因而属于一次性可编程(OTP)器件。尽管如此，器件仍包含基于SRAM的配置单元。开发过程中，可将设计直接由外部加载至基于SRAM的配置单元来进行测试。设计提交后，即可将其加载至NVM中。器件上电后，存储于NVM的配置将以并行传输方式自动复制到基于SRAM的配置单元中。iCE器件的一个示例是ICE40UL1K-SWG16ITR1KiCE40UltraLite，它是世界上外形尺寸最小的FPGA（截至本文发布时），采用1.4mmx1.4mm封装，静态功率为42µW。代表性开发板包括HM01B0-UPD-EVNHimaxHM01B0UPduino扩展板和sensAI模块化演示板（图3）。该套件基于UPduino2.0开发板，这款Arduino外形尺寸的快速原型开发板，具有iCE40UltraPlusFPGA的性能和I/O功能。此外，套件还包括HimaxHM01B0低功耗图像传感器模块和两个I2S麦克风。专用：CrossLink和CrossLinkPlusFPGACrossLink和CrossLinkPlus系列都是专用FPGA，除了可编程逻辑和强大的I/O功能外，器件规格经过强化，因而可广泛适用于工业和汽车应用。其中包括移动行业处理器接口(MIPI)D-PHY高速数据通信物理层标准、相机串行接口2(CSI2)和显示串行接口2(DSI2)内核；封装分别采用6mmx6mm(CrossLink)和3.5mmx3.5mm(CrossLinkPlus)。与iCEFPGA一样，CrossLink器件的配置数据存储在OTPNVM中，也包含基于SRAM的配置单元，开发过程中可直接加载进行测试。设计提交后，则将其加载至NVM中。器件上电后，数据以并行传输方式自动复制到基于SRAM的配置单元中。相比之下，CrossLinkPlus器件的配置单元基于闪存，因此可根据需要对这些器件进行重新编程；此外，器件还具有不足10ms的即时启动功能。CrossLink器件的一个示例是LIF-MD6000-6JMG80I，具有5,936个逻辑单元和37个I/O，总RAM位数为184,320。在着手开始嵌入式视觉设计时，设计人员可借助LF-EVDK1-EVN嵌入式视觉开发套件，将基于CrossLink的MIPI输入与ECP5FPGA处理整合，用以进行嵌入式视觉设计的原型开发（图4）。具有I/O和电源管理功能：MachXOFPGAMachXOFPGA具有数百个I/O，对需要GPIO扩展、接口桥接和上电管理功能的各种应用而言，可谓绝佳选择。系列中的最新产品旨在符合NIST标准，另增安全功能以确保系统硬件和固件的安全性。MachXOFPGA具有一组功能强大的GPIO，包括“热插拔”等功能，因而无论电源轨状态如何，都可向I/O施加电压。此外，虽然多数FPGA输入默认为上拉状态，但MachXO输入默认为下拉状态，因此非常适合控制功能应用。MachXOFPGA具有不足10ms的即时启动功能，可作为“先启后停”控制器件的理想解决方案，在系统上电和断电期间用于对其他元器件进行管理和排序。MachXO器件的配置数据存储在闪存中。这类器件也包含基于SRAM的配置单元。器件上电后，存储于闪存的配置数据将以并行传输方式自动复制到基于SRAM的配置单元中。此外，器件运行时，可将新配置加载至闪存中，之后可选择在适当的时候将新配置复制到SRAM单元中。MachXO器件的一个典型示例是LCMXO3LF-9400C-6BG256C，具有9,400个逻辑单元和206个I/O，总RAM位数为442,368。代表性开发板是LCMXO3LF-6900C-S-EVNMachXO3入门套件（MachX03L版本）。套件板具有SPI闪存，可用于评估外部启动或双重启动功能。评估MIPIDSI和CSI2I/O时，建议使用LCMXO3L-DSI-EVNMachXO3LDSI分线板；评估高速差分I/O时，建议使用LCMXO3L-SMA-EVNMachXO3LSMA分线板。LatticeSemiconductor的FPGA设计和开发伴随FPGA发展的最常见技术之一是语言驱动设计(LDD)。这涉及使用Verilog或VHDL等硬件描述语言(HDL)，在抽象级别（即寄存器传送级(RTL)）上捕获设计意图。通过逻辑仿真进行验证之后，该表达式将连同目标FPGA类型、引脚分配和时序约束（例如最大输入到输出延迟）等其他信息一并传输至合成引擎。合成引擎输出的配置文件可以直接加载至FPGA中，或者对基于SRAM的FPGA而言，可加载至外部存储器件中（图6）。LatticeDiamond属于这类工具，可提供完整的基于GUI的FPGA设计和验证环境，适用于CrossLink、MachXO和ECP器件。与LatticeDiamond一样，LatticeRadiant也可提供完整的基于GUI的FPGA设计和验证环境，但后者主要针对iCEFPGA和未来架构。LatticeRadiant功能众多：行业标准IEEE1735知识产权(IP)加密和Synopsys设计约束(SDC)，实现最佳互操作性集成的工具组环境，简化设计导航和调试功能全新的ProcessToolbar支持简单的“一键式”设计执行功能完整的物理到逻辑闭环设计流程，实现交叉探索IP数据打包功能，使开发人员和第三方IP提供商能够以适合分发的形式打包经加密的IP数据包LatticeMico系统开发工具Lattice推出了两款软处理器内核——LatticeMico8和LatticeMico32，两者均可应用于FPGA的可编程结构。LatticeMico8是一款8位微控制器，针对MachXO2可编程逻辑器件(PLD)系列进行了优化和全面测试。此外，该器件也可用于其他FPGA系列的参考设计。微控制器内核结合了完整的18位宽指令集与32个通用寄存器，在保留丰富功能的同时，最大限度地减少消耗的器件资源——最小配置中LUT少于200个。LatticeMico32是一款32位哈佛架构RISC微处理器。LatticeMico32结合了32位宽指令集与32个通用寄存器，因而性能和灵活性适合各种市场应用。采用RISC架构，在确保性能满足各种应用所需的同时，使内核消耗的器件资源最少。为了加速微处理器系统的开发，可将LatticeMico32与几种兼容WISHBONE控制器的可选外设元器件集成。LatticeMico系统开发工具具有图形用户界面，使用户可对LatticeMico处理器内核和外设进行拖放式操作，将其连接至总线，并为各元器件定义各种参数，例如在处理器地址空间中的位置。系统定义完成后，该工具即可自动生成相应的RTL以进行仿真和合成。此外，该系统提供的工具使用户能够生成软件，用以在处理器内核上运行。机器学习工具：LatticesensAI堆栈和神经网络编译器目前，机器学习(ML)和人工智能(AI)应用广泛部署于各种嵌入式系统和整个物联网(IoT)，包括工业物联网(IIoT)。LatticesensAI堆栈包含评估、开发和部署基于FPGA的ML/AI解决方案所需的一切功能，包括模块化硬件平台、示例演示、参考设计、神经网络IP内核，软件开发工具和定制设计服务。在消费类和工业物联网应用中，开发人员可借助该堆栈实现灵活的机器学习推断引擎，加快上市时间。Lattice卷积神经网络(CNN)加速器IP内核是用于深度神经网络(DNN)的计算引擎。该引擎针对卷积神经网络进行了优化，因此可用于分类、对象检测和跟踪等基于视觉的应用。CNNIP内核本身可执行所需的计算，因此无需额外添加处理器。同时，借助Lattice神经网络编译器，设计人员可使用TensorFlow、Caffe和Keras等通用开发框架下创建的神经网络，并将其编译以在LatticeCNN和紧凑型CNN加速器IP内核中实施。总结最佳设计解决方案常常是由处理器与FPGA的组合提供，或由FPGA单独提供，或以硬处理器内核作为部分结构的FPGA提供。作为一项技术，FPGA多年来发展迅速，如今已经能够满足灵活性、处理速度、功耗等多方面的设计需求，非常适合智能接口、机器视觉和AI等众多应用。如上所述，LatticeSemiconductor的FPGA产品范围覆盖低中端，专注于低功耗器件，应用遍及通信、计算、工业、汽车和消费类等迅速增长的市场，以此解决从边缘到云的网络问题。此外，Lattice还推出了若干设计和验证工具套件，适用于基于语言的设计、基于图形处理器的设计以及专注于机器学习和人工智能应用的设计等各种设计流程。文章来源digkey

通用减法器电路图（a）电路输入输出关系为：V0=Vi2-Vi1图中放大器的输出信号电压极性通常与输入电压极性相同。如果要求反相输出，则采用图（b）所示电路。其输入输出关系为：Vo=Vi1-Vi2。INA105构成的减法电路如图所示为其他器件组成的减法电路（2）。该电路输入输出关系为：Vo=Vi2-Vi1。从同相端输入的两运放减法电路如图所示为从同相端输入的两运放减法电路。

我做FPGA开发9年多了，算是一个大龄工程师了。期间接触过一些项目管理和技术支持之类的工作，不知道为什么，脱离研发做这些工作我总觉得不踏实，也许天生就适合死磕技术。就是不知道继续这么死磕下去会怎么样，曾经也很迷茫，生怕随着年龄的增长，精力比不上年轻人，加班熬夜啥的心有余而力不足，会被逐渐淘汰。迷茫啥的就不细谈了，好在我也想了很多，逐渐想明白了很多，开博第一篇，我一定要给做FPGA的兄弟姐妹打打气。我现在最庆幸的事情就是从进入职场到现在一直是FPGA开发，我感觉，做FPGA开发这行经验是很重要的，入门简单，想提升会越来越难。做FPGA开发不只是会写写verilog和VHDL代码这么简单，我记得刚学习verilog的时候，光是要搞明白哪些语句可以综合，哪些语句不可以综合，就花费了很长时间。硬件开发语言是要映射成数字逻辑电路的，随着做FPGA的时间长了，写代码的时候脑子里都是0/1的翻转，会逐渐映射出一个个与非门、触发器、存储器，以及他们之间的连线，并且时时刻刻考虑怎样设计才能保证面积最小或者延迟最低。功能做对了还要考虑时序的优化，就算你功能设计的再完美，代码写的再简洁，设计的时候没有考虑时序，一切都是花架子、空摆设。一个成熟的FPGA不仅是熟悉FPGA就好，最基本的接口协议就能罗列一大堆，够你啃很久了，不懂接口协议FPGA就是孤家寡人，没有数据的交互，什么都干不了。如果要用FPGA做算法，还需要学习更高级的语言做仿真和验证，更重要的是要把算法映射到FPGA的硬件资源或者外设，并基于速度、面积和功能做平衡，做优化。还是挺有挑战呢。。。FPGA是介于软硬件之间的一朵奇葩。你用它做接口、做通信，它就偏向硬件；你用它做算法、做控制，它就偏向软件。而且随着人工智能、机器视觉的崛起，FPGA更加偏向软件算法的异构，有和GPU一争高下的潜力。想想都有些小激动呢。。。所以，正在做和准备做FPGA的兄弟姐妹们，我们已经在路上了，也许你面前沟沟坎坎很难走，甚至有一堵墙遮光蔽日，请你相信前途是光明的，凭着死磕的精神继续走下去，每天都会有收获。看了以上这位FPGA高手的肺腑之言，你是不是也摩拳擦掌，跃跃欲试了！不过，要进入FGPA领域，或继续提高自己的设计水平，还的先规划一下适合自己的学习进阶之路，看看过来人的经验总结。FPGA入门之道对于新手学习FPGA设计，要从基础开始做，基础牢，才有成为高手的可能。对于初学者，有以下几步是必须要走的：第一步：学习了解FPGA结构，FPGA到底是什么东西，芯片里面有什么，不要开始就拿个开发板照着别人的东西去编程。很多开发板的程序写的很烂，我也做过一段时间的开发板设计，我觉得很大程度上，开发板在误人子弟。不过原厂提供的正品开发板，代码很优秀的，可以借鉴。只有了解了FPGA内部的结构才能明白为什么写Verilog和写C整体思路是不一样的。第二步：掌握FPGA设计的流程。了解每一步在做什么，为什么要那么做。很多人都是不就是那几步吗，有什么奇怪的？呵呵，我想至少有一半以上的人不知道synthesize和traslate的区别吧。了解了FPGA的结构和设计流程才有可能知道怎么去优化设计，提高速度，减少资源，不要急躁，不要去在为选择什么语言和选择哪个公司的芯片上下功夫。语言只是一个表达的方式，重要的是你的思维，没有一个好的指导思想，语言用得再好，不过是个懂语言的人。第三步：开始学习代码了。我建议要学代码的人都去Altera或Xilinx的网站上下原厂工程师的代码学习。不要一开始就走入误区。第四步：template很重要。能不能高效利用fpga资源，一是了解fpga结构，二是了解欲实现的逻辑功能和基本机构，三是使用正确的模板。FPGA内部器件种类相对较单一，用好模板，你的逻辑才能被高效的综合成FPGA擅长表达的结构：）做fpga主要是要有电路的思想，作为初学者，往往对器件可能不是熟悉，那么应该对于数字电路的知识很熟悉吧，fpga中是由触发器和查找表以及互联线等基本结构组成的，其实在我们在代码里面能够看到的就是与非门以及触发器，不要把verilog和c语言等同起来，根本就是不同的东西，没有什么可比性，在写一句程序的时候应该想到出来的是一个什么样的电路，计数器,选择器,三态门等等，理解时序，逻辑是一拍一拍的东西，在设计初期想的不是很清楚的时候可以画画时序图，这样思路会更加的清晰，还有就是仿真很重要，不要写完程序就去往fpga中去加载，首先要仿真，尤其是对比较大型一点的程序，想像自己是在做asic，是没有二次机会的，所以一定要把仿真做好，还有很多新手对于语言的学习不知道选vhdl好还是verilog好，个人偏好verilog，当然不是说vhdl不好，反正写出来的都是电路，那当然就不要在语言的语法上面花太多的功夫了，verilog言简意赅assignalwayscaseifelse掌握这些几乎可以写出90%的电路了，上面是我的一些愚见，希望对大家有所帮助。FPGA设计者需修炼的5项基本功成为一名说得过去的FPGA设计者，需要练好5项基本功：仿真、综合、时序分析、调试、验证。对于FPGA设计者来说，练好这5项基本功，与用好相应的EDA工具是同一过程，对应关系如下：1.仿真：Modelsim,QuartusII(SimulatorTool)riple2.综合：QuartusII(CompilerTool,RTLViewer,TechnologyMapViewer,ChipPlanner)3.时序：QuartusII(TimeQuestTimingAnalyzer,TechnologyMapViewer,ChipPlanner)4.调试：QuartusII(SignalTapIILogicAnalyzer,VirtualJTAG,AssignmentEditor)5.验证：Modelsim,QuartusII(TestBenchTemplateWriter)掌握HDL语言虽然不是FPGA设计的全部，但是HDL语言对FPGA设计的影响贯穿于整个FPGA设计流程中，与FPGA设计的5项基本功是相辅相成的。对于FPGA设计者来说，用好“HDL语言的可综合子集”可以完成FPGA设计50%的工作——设计编码。练好仿真、综合、时序分析这3项基本功，对于学习“HDL语言的可综合子集”有如下帮助：1.通过仿真，可以观察HDL语言在FPGA中的逻辑行为。2.通过综合，可以观察HDL语言在FPGA中的物理实现形式。3.通过时序分析，可以分析HDL语言在FPGA中的物理实现特性。对于FPGA设计者来说，用好“HDL语言的验证子集”，可以完成FPGA设计另外50%的工作——调试验证。1.搭建验证环境，通过仿真的手段可以检验FPGA设计的正确性。riple2.全面的仿真验证可以减少FPGA硬件调试的工作量。3.把硬件调试与仿真验证方法结合起来，用调试解决仿真未验证的问题，用仿真保证已经解决的问题不在调试中再现，可以建立一个回归验证流程，有助于FPGA设计项目的维护。FPGA设计者的这5项基本功不是孤立的，必须结合使用，才能完成一个完整的FPGA设计流程。反过来说，通过完成一个完整的设计流程，才能最有效地练习这5项基本功。对这5项基本功有了初步认识，就可以逐个深入学习一些，然后把学到的知识再次用于完整的设计流程。如此反复，就可以逐步提高设计水平。采用这样的循序渐进、螺旋式上升的方法，只要通过培训入了门，就可以自学自练，自我提高。市面上出售的有关FPGA设计的书籍为了保证结构的完整性，对FPGA设计的每一个方面分开介绍，每一方面虽然深入，但是由于缺少其他相关方面的支持，读者很难付诸实践，只有通读完全书才能对FPGA设计获得一个整体的认识。这样的书籍，作为工程培训指导书不行，可以作为某一个方面进阶的参考书。如何使用现有的书籍进行自学，这是后话。对于新入职的员工来说，他们往往对FPGA的整体设计流程有了初步认识，5项基本功的某几个方面可能很扎实。但是由于某个或某几个方面能力的欠缺，限制了他们独自完成整个设计流程的能力。入职培训的目的就是帮助他们掌握整体设计流程，培养自我获取信息的能力，通过几个设计流程来回的训练，形成自我促进、自我发展的良性循环。在这一过程中，随着对工作涉及的知识的广度和深度的认识逐步清晰，新员工的自信心也会逐步增强，对个人的发展方向也会逐步明确，才能积极主动地参与到工程项目中来。初学者常见的一些问题1.为什么不推荐学习MicroBlaze等软核？性价比不高，一般的软核性能大概跟CortexM3或M4差不多，用FPGA那么贵的东西去做一个性能一般的CPU，在工程上是非常不划算的。不如另外加一块M3。加上软核，可能会影响到其它的逻辑的功能。这是在资源并不十分充足的情况下，再加上软核，导致布局布线变得相当困难。软核不开源，出现Bug的时候，不容易调试。工程上很少使用，极有可能派不上用场。2.为什么不推荐0基础学习ZYNQ或SOC？入门应该学习尽量简单的东西，要么专心学习ARM，要么专心学习FPGA。这样更容易有成就感，增强信心。ZYNQ和SOC的应用领域并不广，还有很多人没听过这种东西，导致求职的不利。开发工具编译时间长，浪费较多时间。绝大多数工作，都只是负责一方面，也就是说另一方面，很有可能派不上用场。3.为什么已经存在那么多IP核，仍需写HDL？问这种问题的，一般是学生，他们没有做过产品，没有遇到过工程上的问题。IP核并非万能，不能满足所有需求。尽量少用闭源IP核，一旦出问题，这种黑匣子很可能让产品难产。深入理解底一层次，可以更好地使用高一层次。该法则可以适用于所有编程语言

我们所说的FPGA配置电路，一方面要完成从PC上把bit文件下载到FPGA或存储器的任务，另一方面则要完成FPGA上电启动时加载配置数据的任务。在开始设计FPGA的配置电路之前，我们不妨花一些篇幅简单的了解一下FPGA的配置过程和配置方式。大都数FPGA器件都是基于RAM结构的，当然了，也有基于Flash结构的，但RAM结构的是主流，也是我们讨论的重点。而RAM是易失存储器，在掉电后保存在上面的数据就丢失了，重新上电后需要再次加载配置数据。因此，我们肯定不希望每次重新上电后都用PC去加载一次，工程应用也不允许我们这么做。所以，FPGA旁边都有一颗配置芯片，它通常是一颗Flash存储器。不管是串行还是并行的Flash，它们的启动加载原理基本相同。为避免混淆，这里对FPGA的下载配置和启动配置做一点区分。FPGA器件的下载配置，是指将PC上的FPGA配置数据流通过下载线缆烧录到FPGA或者Flash存储器中。而FPGA器件的启动配置，则是指将配置数据流从PC或者Flash存储器中加载到FPGA内，使其运行起来。FPGA器件的下载配置，最常见的是基于JTAG的配置方式，这种方式既可以直接将PC上的配置数据流加载到FPGA上在线运行，也可以通过FPGA器件本身间接的将数据烧录到Flash等外部配置芯片中。另一种下载配置是将配置数据流直接下载到配置芯片中。由于JTAG方式灵活多用，尤其是在线调试非常快速便利，因此我们的FPGA核心板电路中就只预留了JTAG接口。FPGA器件的启动配置主要有JTAG方式，AS和PS配置方式。AS配置方式由FPGA器件引导配置过程，它控制着外部存储器及其初始化过程。FPGA器件处于主动地位，配置器件处于从属地位。配置数据通过DATA0引脚送入FPGA。配置数据被同步在DCLK输入上，1个时钟周期传送1位数据。PS配置方式则由PC或其它控制器控制配置过程。在PS配置期间，配置数据从外部储存器件通过DATA0引脚送入FPGA。配置数据在DCLK上升沿锁存，1个时钟周期传送1位数据。JTAG接口是一个业界标准，主要用于芯片测试等功能，使用IEEEStd1149.1联合边界扫描接口引脚，支持JAMSTAPL标准，可以使用Altera下载电缆或主控器来完成。FPGA在正常工作时，它的配置数据存储在RAM中，加电时须重新下载。在实验系统中，通常用计算机或控制器进行调试，因此可以使用PS配置方式。在实用系统中，多数情况下必须由FPGA主动引导配置操作过程，这时FPGA将主动从外围专用存储芯片中获得配置数据，而此芯片中FPGA配置信息是用普通编程器将设计所得的pof格式的文件烧录进去。JTAG模式在线下载FPGA的原理如图2.21所示，PC端的QuartusII软件通过下载线缆将配置数据流（sof文件）下载到FPGA内部，下载完成后FPGA中立刻执行下载代码，速度很快，非常适合调试。图2.21JTAG方式下载配置过程FPGA下载数据到配置芯片的原理如图2.22所示，PC端的QuartusII软件通过下载线缆将配置数据流（jic文件）下载到配置芯片中。由于配置芯片和JTAG接口都是分别连接到FPGA的，他们不是直接连接，所以配置文件从PC先是传送到FPGA，然后FPGA内部再转送给配置芯片，这个过程FPGA相当于起到一个桥接的作用。图2.22JTAG方式下载数据到配置芯片看完JTAG模式下在线配置FPGA和烧录配置芯片的原理，我们再了解一下FPGA上电初始的配置过程。FPGA上电后，内部的控制器首先工作，确认当前的配置模式，如果是外部配置芯片启动，则通过和外部配置芯片的接口（如我们的SPI接口）将配置芯片的数据加载到FPGA的RAM中，配置完成后开始正式运行。当然了，有人可能在想，JTAG在线配置是否和配置芯片加载相冲突呢？非也，JTAG在线配置的优先级是最高的，无论此时FPGA中在运行什么逻辑，只要JTAG下载启动，则FPGA便停下当前的工作，开始运行JTAG下载的新的配置数据。先看器件手册中给出的一些相关参考设计，如图2.23所示，这是FPGA和用于配置的SPIFlash的接口连接方式，即我们所说的AS配置方式。注意FPGA的几个主要引脚nSTATUS\CONF_DONE\nCONFIG\nCE的连接，或者上拉，或者接地，主要是为了保证这些信号在上电初始处于一个确定的电平状态，防止错误电平导致误触发。DATA\DCLK\NCSO\ASDO这4个引脚便是SPI接口，连接到SPIFlash。图2.23AS配置参考电路的截图如图2.24所示，FPGA有组MSEL引脚是用于设置FPGA初上电时的启动模式，我们的FPGA上电使用StandardAS模式从SPIFlash里面加载配置数据。图2.24MSEL引脚配置说明的截图有了前面的理论做铺垫，我们的设计也就有依有据了。如图2.25所示，这是我们的SPIFLASH芯片，它的4个信号分别连接到FPGA器件的相应引脚上。图2.25FPGA的AS配置电路前面是上电启动配置数据的电路，通过一个SPIFlash来实现。而PC端到FPGA器件的下载则是通过JTAG来实现的，JTAG这个概念网络上满天飞了，大家自己去消化，但凡有CPU的地方，基本都有JTAG的存在，FPGA也不例外。另外，大家注意前面的MSEL设置了FPGA启动模式是StandardAS模式，但是JTAG永远是最高优先级的模式，任何时刻，只要JTAG需要进行下载配置，那么配置模式将会转换。JTAG下载插座以及部分配置专用引脚的连接电路如图2.26所示。图2.26JTAG插座与FPGA配置电路

本文将讨论一个基本的16×2液晶模块与FPGA接口的细节。在本教程中，我们将使用Veriloghdl设计一个与基于HD44780液晶控制器/驱动芯片的通用液晶模块接口的数字电路。采用MOJOV3FPGA板实现该设计。本文使用的液晶模块是162A显示器。HD44780兼容液晶模块在前面的文章中，我们讨论了使用HD44780液晶控制器/驱动芯片的LCD模块的细节。这些LCD模块的突出显示如图1所示。图1.图片由AAC提供。如您所见，有三个控制引脚(RS、R/W和E)以及八个数据引脚(DB7到DB0)。对于写操作，我们需要对这些引脚施加适当的电压，如下图2的时序图所示。图2.日立的礼遇。下表给出了上述时序图的不同延迟值：表1.日立的礼遇。有几个指令可以用来配置液晶模块。您可以在此数据表的第24页找到这些说明的完整列表。下面列出了一些重要的说明。表2设计积木：路径1我们要显示“你好世界！”在液晶显示器上。让我们看看我们的数字系统需要哪些模块来与LCD模块通信。我们需要一个ROM来存储消息字符的ASCII代码。如图3所示，ROM的输出将连接到LCD模块的八个数据引脚。图3“你好世界！”消息有12个字符，我们可以使用12✕8位ROM来存储消息.然而，让我们考虑一个16✕8位ROM的消息，以便我们可以显示长达16个字符(长度的第一行液晶显示器)。你可能想知道为什么上面的数字显示一个20✕8位ROM，如果我们的消息是最多16个字符长。这些额外的四个字节将用于存储与LCD指令相关的数据，这些指令允许我们配置模块。例如，如表2所示，我们可以将十六进制值0x38应用于LCD数据引脚，以指定LCD模块应该接收/发送8位长度的数据。就像字符代码一样，命令的十六进制值被应用到数据引脚上，因此，我们可以将它们存储在同一个ROM中。在本文中，我们将使用四个命令-0x38、0x06、0x0C和0x01-来配置LCD。您可以在表2中找到这些命令的简要说明。有关详细说明，请参阅本文。因此，我们有一个20✕8位ROM，其中前四个字节是0x38、0x06、0x0C和0x01。接下来的16个字节存储我们的消息的ASCII代码。考虑到图2的时序图，我们观察到应用于DB7-DB0的数据不应该在一定的时间内改变，以便LCD能够成功地读取它。因此，如图3所示，我们需要一组D型触发器(DFF)来在一定时间内保持ROM地址(因此，DB7-DB0)不变。在LCD读取数据后，我们需要将地址值增加一个，才能将下一个字符/命令应用到LCD上。因此，如图4所示，应该在DFF之前放置一个复用器和增量器。图4使用复用器的SELECT输入，我们可以指定地址值应该保持不变(S1=0)还是递增(S1=1)。复用器还有第三个选项，允许我们将地址值重置为00000...这可以通过重置DFF来实现。我们将把所有这些区块称为路径1，如图所示。正如本文后面讨论的，我们将使用沙一控制电路的信号路径1封锁。这个阿德雷格信号将用于监视路径1.值得一提的是，虽然上面的数字只显示了一个DFF，但实际上有五个DFF(因为20字节ROM需要一个5位地址总线)。设计积木：实现延迟如上所述，应用于LCD控制输入的波形应遵循图2的时序图。在RW和RS引脚改变状态后，我们必须等待TAS才能将E引脚设置为高逻辑。然后，E上从高到低的转换开始写操作.然而，在之前(TDSW)和E(Th)下降边缘之后的一段时间内，数据不应该改变。因此，为了成功地与LCD进行通信，我们必须实现延迟的TAS、tDSW和TH。这可以通过计数器来实现。由于我们有时需要停止计数器或重置它，我们将在计数器的DFF之前放置一个多路复用器。如下图5所示。图5这样，我们就可以使用s2输入来控制计数器和CNT雷格输出将给出计数器的状态，这是经过时间的指示。根据时序图，我们需要三个不同的时间延迟：TAS=40ns，tDSW=80ns，th=10ns。注意到MOJOV3板的时钟频率为50MHz(时钟周期为20ns)，我们可以计算每个时间延迟所需的计数数。然而，事实证明，我的16×2液晶显示器需要更长的延迟操作。这可能是因为我使用相对较长的电线和一块面包板来测试我的设计。在本文中，我将实现TAS=10ms和th=3ms。我会保持高E信号58毫秒(PWEH=58毫秒)。我的设计应该能够与更短的延迟一起工作。你可以做一些实验，为你的设计调整这些数字。柜台需要多少位数？选择延迟时，总延迟为10+58+3ms=71ms。考虑到Mojo的时钟周期(20Ns)，可以通过计数从0到3549999实现71ms的延迟。因此，如图5所示，我们需要一个22位计数器.设计积木：控制路径我们需要的最后一个构建块是一个控制路径1和路径2适当地块，以便为LCD模块生成所需的波形。这可以通过有限状态机(Fsm)来实现。阿德尔雷格和CNT雷格信号(状态)路径1和路径2)并生成适当的沙一和S2信号。此FSM的初始设计如图6所示。图6请注意，图表仅显示状态转换(未显示FSM的输出)。有三种状态：在闲散说明信号得到它们的初始值。这个液晶显示器State应用LCD配置命令；这就是状态转换条件为(addr_reg=3&&cnt_reg=355万)的原因。换句话说，我们有四个命令，当第四个命令(addr_reg=3)被应用于71ms的LCD(cnt_reg=355万)时，我们应该转到液晶打印向LCD发送消息数据的状态。当我们到达ROM的末尾(addr_reg=19)时，我们应该等待71ms(cnt_reg=355万)，然后转换到闲散状态。这个项目的困难部分几乎完成了。现在，我们只需要设计FSM并编写它的Verilog代码。这些任务将在本文的下一部分中讨论。结语对于FPGA，我们通常必须从设计的最低层次来考虑这个问题。我们所拥有的是逻辑门和一些基本的构建块，如加法器和比较器。虽然这使得FPGA的设计变得困难，但是FPGA确实提供了一些优势。本文研究了FPGA与普通16×2液晶模块的接口模块。为了实现FPGA到LCD接口，需要一个ROM、一些DFF和多路复用器.此外，我们需要一个FSM来控制这些积木。下一篇文章将详细介绍FSM的设计和Verilog代码的编写。然后，我们将编程MojoV3板，以验证我们的设计。