介绍该项目是一个简单的示例，展示了将STM32Cube项目设置为能够与BleuIODongle通信的USBCDC主机的快速方法。当BleuIODongle连接到Nucleo板的USB端口时，STM32会识别它。然后它将接受来自UART的3个不同输入，并根据输入将3个预编程命令之一发送到BleuIODongle。本示例中使用的命令是：ATI（加密狗信息）AT+ADVSTART（开始广告）AT+ADVSTOP（停止广告）我们使用了STM32Nucleo-144开发板和STM32H743ZIMCU（STM32H743ZImicrombed-EnabledDevelopmentNucleo-144seriesARM?Cortex?-M7MCU32-BitEmbeddedEvaluationBoard）作为例子。如果您想使用其他设置，您必须确保它支持USB主机，并注意GPIO设置可能不同，可能需要在.ioc文件中重新配置。这个项目基于一个新的STM32项目，在.ioc文件中有这些变化：在“连接”下，“USB_OTG_FS”模式更改为Host_Only，并在NVIC设置中启用所有全局中断。在“中间件”下，“USB_HOST”-“FSIP类”设置为“通信主机类（虚拟端口Com）”。为了确保主机能够识别引导加载程序何时完成且BleuIO固件正在运行，这已添加到“usb_host.c”中的USBH_UserProcess函数中（位于“USB_HOST”->“App”文件夹下）：staticvoidUSBH_UserProcess(USBH_HandleTypeDef*phost,uint8_tid){/*USERCODEBEGINCALL_BACK_1*/switch(id){案例HOST_USER_SELECT_CONFIGURATION：中断；案例HOST_USER_DISCONNECTION：Appli_state=APPLICATION_DISCONNECT;isBleuIOReady=false;//打开红色LED，关闭绿色和黄色LEDHAL_GPIO_WritePin(GPIOB,GPIO_PIN_0,GPIO_PIN_RESET);HAL_GPIO_WritePin(GPIOE,GPIO_PIN_1,GPIO_PIN_RESET);HAL_GPIO_WritePin(GPIOB,GPIO_PIN_14,GPIO_PIN_SET);打破;案例HOST_USER_CLASS_ACTIVE：应用状态=APPLICATION_READY;//检查BleuIO固件是否正在运行//(idProduct:0x6001=bootloader,idProduct:0x6002=bleuiofw)if(phost->device.DevDesc.idProduct==0x6002){isBleuIOReady=true;//向uart发送消息，表明BleuIO已连接并准备就绪HAL_UART_Transmit(&huart3,(uint8_t*)BLEUIO_READY,strlen(BLEUIO_READY),HAL_MAX_DELAY);//打开绿色LED，关闭黄色和红色LEDHAL_GPIO_WritePin(GPIOB,GPIO_PIN_0,GPIO_PIN_SET);HAL_GPIO_WritePin(GPIOE,GPIO_PIN_1,GPIO_PIN_RESET);HAL_GPIO_WritePin(GPIOB,GPIO_PIN_14,GPIO_PIN_RESET);//开始从USB接收USBH_CDC_Receive(&hUsbHostFS,CDC_RX_Buffer,RX_BUFF_SIZE);}打破;案例HOST_USER_CONNECTION：应用状态=APPLICATION_START;isBleuIOReady=false;//打开黄色LED，关闭绿色和红色LEDHAL_GPIO_WritePin(GPIOB,GPIO_PIN_0,GPIO_PIN_RESET);HAL_GPIO_WritePin(GPIOE,GPIO_PIN_1,GPIO_PIN_SET);HAL_GPIO_WritePin(GPIOB,GPIO_PIN_14,GPIO_PIN_RESET);打破;默认值：中断；}/*用户代码结束CALL_BACK_1*/}Nucleo板上的绿色、红色和黄色LED也会根据连接状态进行设置。红色=已断开。黄色=连接。绿色=已连接。还设置了一个外部变量boolisBleuIOReady，因此可以从main.c访问加密狗的状态。一旦确认连接了BleuIO加密狗，就会运行USBH_CDC_Receive函数以开始从USBCDC接收数据。USBH_CDC_ReceiveCallback还需要实现：在这个例子中，接收到的数据只是回显到UART。使用USBH_CDC_Transmit函数将数据发送到Dongle。在此示例中，UART输入用于发送不同的命令。为此，我们创建了一个可以从main.c访问的包装函数：/***@brief简单的函数，它接受一个字符串并将其传输到加密狗*@retval无*/voidwriteToDongle(uint8_t*cmd){USBH_CDC_Transmit(&hUsbHostFS,cmd,strlen((char*)cmd));}main.c中HAL_UART_RxCpltCallback被实现为收到输入从UART和一个简单的UART输入处理程序：空隙HAL_UART_RxCpltCallback（UART_HandleTypeDef*UartHandle）{如果（UartHandle==＆huart3）{RX_value=(int)aRxBuffer[0];uartStatus=UART_RX_NONE;开关（RX_value）{情况UART_RX_0：{uartStatus=UART_RX_0;打破;}情况UART_RX_1：{uartStatus=UART_RX_1;打破;}情况UART_RX_2：{uartStatus=UART_RX_2;打破;}默认：{uartStatus=UART_RX_NONE;打破;}}//重置uart接收中断模式HAL_UART_Receive_IT(&huart3,(uint8_t*)aRxBuffer,RXBUFFERSIZE);}}/***@brief简单的UART输入处理程序*@retval无*/voidhandleUartInput(UARTCommandTypeDefcmd){switch(cmd){情况UART_RX_0：{//0uart_buf_len=sprintf(uart_tx_buf,"\r\n(0按下)\r\n");HAL_UART_Transmit(&huart3,(uint8_t*)uart_tx_buf,uart_buf_len,HAL_MAX_DELAY);如果（isBleuIOReady）{writeToDongle((uint8_t*)DONGLE_CMD_ATI);}其他{uart_buf_len=sprintf（uart_tx_buf，BLEUIO_NOT_READY_MSG）；HAL_UART_Transmit(&huart3,(uint8_t*)uart_tx_buf,uart_buf_len,HAL_MAX_DELAY);}uartStatus=UART_RX_NONE;打破;}情况UART_RX_1：{//1uart_buf_len=sprintf(uart_tx_buf,"\r\n(1press)\r\n");HAL_UART_Transmit(&huart3,(uint8_t*)uart_tx_buf,uart_buf_len,HAL_MAX_DELAY);如果（isBleuIOReady）{writeToDongle((uint8_t*)DONGLE_CMD_AT_ADVSTART);}其他{uart_buf_len=sprintf（uart_tx_buf，BLEUIO_NOT_READY_MSG）；HAL_UART_Transmit(&huart3,(uint8_t*)uart_tx_buf,uart_buf_len,HAL_MAX_DELAY);}uartStatus=UART_RX_NONE;打破;}情况UART_RX_2：{//2uart_buf_len=sprintf(uart_tx_buf,"\r\n(2press)\r\n");HAL_UART_Transmit(&huart3,(uint8_t*)uart_tx_buf,uart_buf_len,HAL_MAX_DELAY);如果（isBleuIOReady）{writeToDongle((uint8_t*)DONGLE_CMD_AT_ADVSTOP);}其他{uart_buf_len=sprintf（uart_tx_buf，BLEUIO_NOT_READY_MSG）；HAL_UART_Transmit(&huart3,(uint8_t*)uart_tx_buf,uart_buf_len,HAL_MAX_DELAY);}uartStatus=UART_RX_NONE;打破;}情况UART_RX_NONE：{打破;}默认：{uartStatus=UART_RX_NONE;打破;}}}所述handleUartInput（）处理的输入为0，1和2以及每个映射到一定加密狗命令。该处理器被然后把主循环中。/*无限循环*//*用户代码开始时*/while(1){/*用户代码结束时*/MX_USB_HOST_Process();/*用户代码开始3*///UART输入的简单处理程序handleUartInput(uartStatus);}/*用户代码结束3*/使用示例项目你需要什么BleuIO加密狗(https://www.bleuio.com/)带有带USB端口的STM32微控制器的板。（Nucleo-144开发板：NUCLEO-H743ZI2，用于开发此示例。（https://www.st.com/en/evaluation-tools/nucleo-h743zi.html）要将加密狗连接到Nucleo板，可以使用带有USBA母对母适配器的“USBA到MicroUSBB”电缆。）如何设置项目从文章下方下载项目克隆项目，或将其下载为zip文件并将其解压缩到您的STM32CubeIDE工作区中。作为现有项目导入从STM32CubeIDE中选择File>Import...然后选择General>ExistingProjectsintoWorkspace然后点击“Next>”确保您在“选择根目录：”中选择了您的工作区您应该会看到项目“stm32_bleuio_example”，检查它并单击“完成”。运行示例在STMCubeIDE中，单击锤子图标以构建项目。使用TeraTerm、Putty或CoolTerm等串行终端仿真程序打开“STMicroelectronicsSTLink虚拟COM端口”。串行端口设置：波特率：115200数据位：8奇偶校验：无停止位：1流量控制：无在STMCubeIDE中，单击绿色播放按钮闪烁并在您的板上运行它。第一次单击它时，将出现“运行配置”窗口。您可以保持原样，然后单击运行。连接BleuIODongle。等到显示消息：“[BleuIODongleReady]”。–按0获取设备信息：按1开始广告：按2停止广告：BlueIO加密狗响应将打印到虚拟COM端口。本方案所用到的项目如果您对此项目有任何想法、意见或问题，请在下方留言。原文链接丨以上内容来源网络，如涉及侵权可联系删除。

在设计PCB时，我们通常会依赖以前在网上通常会找到的经验和技巧。每个PCB设计都可以针对特定应用进行优化，通常，其设计规则仅适用于目标应用。例如，模数转换器PCB规则不适用于RFPCB，反之亦然。但是，某些准则对于任何PCB设计都可以视为通用的。在这里，在本教程中，我们将介绍一些可以显着改善PCB设计的基本问题和技巧。电源和信号分配配电是任何电气设计中的关键要素。您所有的组件都依靠力量来发挥其功能。根据您的设计，某些元件可能具有最佳的电源连接，而在同一块板上的某些元件可能具有最差的电源连接。例如，如果所有组件都由一条走线供电，则每个组件将观察到不同的阻抗，从而导致多个接地参考。例如，如果您有两个ADC电路，一个在开始，另一个在末尾，并且两个ADC都读取一个外部电压，则每个模拟电路将读取相对于它们自己的不同电势。我们可以用3种可能的方式总结功率分布：单点源，星形源和多点源。（a）单点电源：每个组件的电源和地线均彼此分开。所有组件的电源走线仅在单个参考点汇合。单点被认为是最适合功率的。但是，对于复杂或大型/中型项目，这是不可行的。（b）星源：星源可以看作是单点源的改进。由于其关键特性，它有所不同：组件之间的走线长度相同。星型连接通常用于带有各种时钟的复杂高速信号板。在高速信号PCB中，信号通常来自边缘，然后到达中心。所有信号都可以从中心传到电路板的任何区域，并且区域之间的延迟最小。（c）多点源：在任何情况下都被认为是最差的。但是，它最容易在任何电路中使用。多点源可能会在组件之间以及公共阻抗耦合中产生参考差异。这种设计风格还允许高开关IC，时钟和RF电路在共享连接的附近电路中引入噪声。当然，在我们的日常生活中，我们将无法总是拥有单一类型的分布。我们可以取得的最佳折衷是将单点源与多点源混合在一起。你可以将模拟敏感设备和高速/RF系统放在一个点中，同时将所有其他不那么敏感的外围设备都放在一个点中。动力飞机您是否想过是否应该使用电源飞机？答案是肯定的。电源板是传递功率并降低任何电路的噪声的最佳方法之一。电源平面缩短了接地路径，降低了电感，提高了电磁兼容性（EMC）性能。还应归功于，两侧的电源平面还会产生一个平行板去耦电容器，从而防止了噪声传播。电源板还有一个明显的优势：由于面积较大，它允许更大的电流通过，从而增加了PCB的工作温度范围。但请注意：电源层可改善工作温度，但也必须考虑走线。跟踪规则由IPC-2221和IPC-9592给出对于带有RF源的PCB（或任何高速信号应用），您必须具有完整的接地层以提高电路板的性能。信号必须位于不同的平面上，并且使用两层板几乎不可能同时达到两个要求。如果要设计天线或任何低复杂度的RF板，则可以使用两层来实现。下图显示了您的PCB如何更好地使用这些平面的图示。在混合信号设计中，制造商通常建议将模拟地与数字地分开。灵敏的模拟电路很容易受到高速开关和信号的影响。如果模拟和数字接地不同，则接地平面将分开。但是，有如下缺点。我们应该注意主要是由接地平面的不连续性造成的分割地面的串扰和环路区域。下图显示了两个分开的接地平面的示例。在左侧，返回电流无法沿着信号走线直接通过，因此会出现环路区域，而不会在右侧环路区域进行设计。电磁兼容性和电磁干扰（EMI）对于高频设计（例如RF系统），EMI可能是一个很大的缺点。前面讨论的接地层有助于减轻EMI，但是根据您的PCB，接地层可能会带来其他问题。在具有四层或更多层的叠层板中，飞机的距离至关重要。当平面间电容小时，电场将在板上扩展。同时，两个平面之间的阻抗减小，允许返回电流流到信号平面。这将对穿过平面的任何高频信号产生EMI。避免产生EMI的简单解决方案是：防止高速信号穿越多层。添加去耦电容器；并在信号走线周围放置接地过孔。下图显示了具有高频信号的良好PCB设计。过滤噪音旁路电容器和铁氧体磁珠是用于过滤任何组件产生的噪声的电容器。基本上，如果在任何高速应用中使用，则任何I/O引脚都可能成为噪声源。为了更好地利用这些内容，我们将不得不注意以下几点：始终将铁氧体磁珠和旁路电容器放置在尽可能靠近噪声源的位置。当我们使用自动放置和自动布线时，应该考虑距离来进行检查。避免过孔和过滤器与组件之间的任何其他走线。如果有接地层，请使用多个通孔将其正确接地。以上就是我的全部分享了，有问题欢迎留言评论交流。

1、确定PCB的层数电路板尺寸和布线层数需要在设计初期确定。如果设计要求使用高密度球栅数组（BGA）组件，就必须考虑这些器件布线所需要的少布线层数。布线层的数量以及层叠（stack-up）方式会直接影响到印制线的布线和阻抗。板的大小有助于确定层叠方式和印制线宽度，实现期望的设计效果。多年来，人们总是认为电路板层数越少成本就越低，但是影响电路板的制造成本还有许多其它因素。近几年来，多层板之间的成本差别已经大大减小。在开始设计时采用较多的电路层并使敷铜均匀分布，以避免在设计临近结束时才发现有少量信号不符合已定义的规则以及空间要求，从而被迫添加新层。在设计之前认真的规划将减少布线中很多的麻烦。2、设计规则和限制自动布线工具本身并不知道应该做些什幺。为完成布线任务，布线工具需要在正确的规则和限制条件下工作。不同的信号线有不同的布线要求，要对所有特殊要求的信号线进行分类，不同的设计分类也不一样。每个信号类都应该有优先级，优先级越高，规则也越严格。规则涉及印制线宽度、过孔的数量、平行度、信号线之间的相互影响以及层的限制，这些规则对布线工具的性能有很大影响。认真考虑设计要求是成功布线的重要一步。3、组件的布局为化装配过程，可制造性设计（DFM）规则会对组件布局产生限制。如果装配部门允许组件移动，可以对电路适当优化，更便于自动布线。所定义的规则和约束条件会影响布局设计。在布局时需考虑布线路径（routingchannel）和过孔区域。这些路径和区域对设计人员而言是显而易见的，但自动布线工具只会考虑一个信号，通过设置布线约束条件以及设定可布信号线的层，可以使布线工具能像设计师所设想的那样完成布线。4、扇出设计在扇出设计阶段，要使自动布线工具能对组件引脚进行连接，表面贴装器件的每一个引脚至少应有一个过孔，以便在需要更多的连接时，电路板能够进行内层连接、在线测试（ICT）和电路再处理。为了使自动布线工具效率，一定要尽可能使用的过孔尺寸和印制线，间隔设置为50mil较为理想。要采用使布线路径数的过孔类型。进行扇出设计时，要考虑到电路在线测试问题。测试夹具可能很昂贵，而且通常是在即将投入全面生产时才会订购，如果这时候才考虑添加节点以实现100%可测试性就太晚了。经过慎重考虑和预测，电路在线测试的设计可在设计初期进行，在生产过程后期实现，根据布线路径和电路在线测试来确定过孔扇出类型，电源和接地也会影响到布线和扇出设计。为降低滤波电容器连接线产生的感抗，过孔应尽可能靠近表面贴装器件的引脚，必要时可采用手动布线，这可能会对原来设想的布线路径产生影响，甚至可能会导致你重新考虑使用哪种过孔，因此必须考虑过孔和引脚感抗间的关系并设定过孔规格的优先级。5、手动布线以及关键信号的处理尽管本文主要论述自动布线问题，但手动布线在现在和将来都是印刷电路板设计的一个重要过程。采用手动布线有助于自动布线工具完成布线工作。如图2a和图2b所示，通过对挑选出的网络（net）进行手动布线并加以固定，可以形成自动布线时可依据的路径。无论关键信号的数量有多少，首先对这些信号进行布线，手动布线或结合自动布线工具均可。关键信号通常必须通过精心的电路设计才能达到期望的性能。布线完成后，再由有关的工程人员来对这些信号布线进行检查，这个过程相对容易得多。检查通过后，将这些线固定，然后开始对其余信号进行自动布线。6、自动布线对关键信号的布线需要考虑在布线时控制一些电参数，比如减小分布电感和EMC等，对于其它信号的布线也类似。所有的EDA厂商都会提供一种方法来控制这些参数。在了解自动布线工具有哪些输入参数以及输入参数对布线的影响后，自动布线的质量在一定程度上可以得到保证。应该采用通用规则来对信号进行自动布线。通过设置限制条件和禁止布线区来限定给定信号所使用的层以及所用到的过孔数量，布线工具就能按照工程师的设计思想来自动布线。如果对自动布线工具所用的层和所布过孔的数量不加限制，自动布线时将会使用到每一层，而且将会产生很多过孔。在设置好约束条件和应用所创建的规则后，自动布线将会达到与预期相近的结果，当然可能还需要进行一些整理工作，同时还需要确保其它信号和网络布线的空间。在一部分设计完成以后，将其固定下来，以防止受到后边布线过程的影响。采用相同的步骤对其余信号进行布线。布线次数取决于电路的复杂性和你所定义的通用规则的多少。每完成一类信号后，其余网络布线的约束条件就会减少。但随之而来的是很多信号布线需要手动干预。现在的自动布线工具功能非常强大，通常可完成100%的布线。但是当自动布线工具未完成全部信号布线时，就需对余下的信号进行手动布线。7、自动布线的设计要点包括：1）略微改变设置，试用多种路径布线;2）保持基本规则不变，试用不同的布线层、不同的印制线和间隔宽度以及不同线宽、不同类型的过孔如盲孔、埋孔等，观察这些因素对设计结果有何影响;3）让布线工具对那些默认的网络根据需要进行处理;4）信号越不重要，自动布线工具对其布线的自由度就越大。8、布线的整理如果你所使用的EDA工具软件能够列出信号的布线长度，检查这些数据，你可能会发现一些约束条件很少的信号布线的长度很长。这个问题比较容易处理，通过手动编辑可以缩短信号布线长度和减少过孔数量。在整理过程中，你需要判断出哪些布线合理，哪些布线不合理。同手动布线设计一样，自动布线设计也能在检查过程中进行整理和编辑。9、电路板的外观以前的设计常常注意电路板的视觉效果，现在不一样了。自动设计的电路板不比手动设计的美观，但在电子特性上能满足规定的要求，而且设计的完整性能得到保证。转载自维库电子市场网。

电源系统设计工程师总想在更小电路板面积上实现更高的功率密度，对需要支持来自耗电量越来越高的FPGA、ASIC和微处理器等大电流负载的数据中心服务器和LTE基站来说尤其如此。为达到更高的输出电流，多相系统的使用越来越多。为在更小电路板面积上达到更高的电流水平，系统设计工程师开始弃用分立电源解决方案而选择电源模块。这是因为电源模块为降低电源设计复杂性和解决与DC/DC转换器有关的印刷电路板(PCB)布局问题提供了一种受欢迎的选择。本文讨论了一种使用通孔布置来化双相电源模块散热性能的多层PCB布局方法。其中的电源模块可以配置为两路20A单相输出或者单路40A双相输出。使用带通孔的示例电路板设计来给电源模块散热，以达到更高的功率密度，使其无需散热器或风扇也能工作。图1：包括两个20A输出的ISL8240M电路那么该电源模块如何才能实现如此高的功率密度？图1电路图中显示的电源模块提供仅有8.5°C/W的极低热阻θ，这是因为其衬底使用了铜材料。为给电源模块散热，电源模块安装在具有直接安装特性的高效导热电路板上。该多层电路板有一个顶层走线层（电源模板安装于其上）和利用通孔连接至顶层的两个内埋铜平面。该结构有非常高的导热系数（低热阻），使电源模块的散热很容易。为理解这一现象，我们来分析一下ISL8240MEVAL4Z评估板的实现（图2）。这是一个在四层电路板上支持双路20A输出的电源模块评估板图2：ISL8240MEVAL4Z电源模块评估板该电路板有四个PCB层，标称厚度为0.062英寸(±10%)，并且采用层叠排列，如图3所示。图3：ISL8240M电源模块使用的四层0.062”电路板的层叠排列该PCB主要由FR4电路板材料和铜组成，另有少量焊料、镍和金。表1列出了主要材料的导热系数。SAC305*是的无铅焊料，由96.5%锡、3.0%银和0.5%铜组成。W=瓦特，in=英寸，C=摄氏度，m=米，K=开氏度我们使用式1来确定材料的热阻。式1：计算材料的热阻为确定图3中电路板顶部铜层的热阻，我们取铜层的厚度(t)并除以导热系数与截面积之积。为计算方便，我们使用1平方英寸作为截面积，这时A=B=1英寸。铜层的厚度为2.8密耳（0.0028英寸）。这是2盎司铜沉积在1平方英寸电路板区域的厚度。系数k是铜的W/(in-°C)系数，其值等于9。因此，对于这1平方英寸2.8密耳铜的热流，热阻为0.0028/9=0.0003°C/W。我们可使用图3显示的每层尺寸和表1中的相应k系数，来计算每层1平方英寸电路板区域的热阻。结果如图4所示。图4：1平方英寸电路板层的热阻从这些数字，我们可知33.4密耳(t5)层的热阻是的。图4中的所有数字显示了从顶层至底层的这四层1平方英寸电路板的总热阻。如果我们添加一个从电路板顶层至底层的通孔连接会怎样？我们来分析添加该通孔连接的情况。电路板使用的通孔的成孔尺寸约为12密耳（0.012英寸）。制造该通孔时先钻一个直径为0.014英寸的孔，然后镀铜，这会在孔内侧增加约1密耳（0.001英寸）厚的铜壁。该电路板还使用了ENIG电镀工艺。这在铜外表面上增加约200微英寸镍和约5微英寸金。我们在计算中忽略这些材料，只使用铜来确定通孔的热阻。式2是计算圆柱形管热阻的公式。式2：计算圆柱形管热阻变量l是圆柱形管的长度，k是导热系数，r1是较大半径，r0是较小半径。对12密耳（直径）成孔使用该式，我们有r0=6密耳（0.006英寸）、r1=7密耳（0.007英寸）和K=9（镀铜）。图5：12密耳通孔的表面尺寸变量l是通孔的长度（从顶面铜层到底面铜层）。电路板上焊接电源模块的地方没有阻焊层，但对其他区域，PCB设计工程师可能要求在每个通孔的顶部放置阻焊层，否则通孔上面的区域会空缺。由于通孔只连接外铜层，所以其长度为63.4密耳（0.0634英寸）。总通孔长度本身的热阻是167°C/W，如式3所示。式3：计算一个通孔（12密耳）的热阻图6列出了连接电路板各层的每段通孔的热阻。图6：连接电路板各层的通孔段的热阻请注意，这些值只是一个通孔本身的热阻，并未考虑穿过电路板的每一段与围绕它的材料是横向连接的。如果我们分析图4中各个电路板层的热阻值，并将它们与一个通孔的热阻值进行比较，似乎该通孔的热阻比每层的热阻高很多，但是请注意，一个通孔只占1平方英寸电路板区域的1/5000不到。如果我们决定比较更小的电路板区域，比如0.25英寸x0.25英寸（这是前面电路板区域的1/16），则图4中的每个热阻值将增加到原来的16倍。例如，t4和33.4密耳厚FR4层的热阻会从5.21875°C/W增加至83.5°C/W。仅对该0.25英寸x0.25英寸区域添加一个通孔就会使穿过该33.4密耳FR4层的热阻减少近一半（83.5°C/W和90.91°C/W）。0.25英寸x0.25英寸方块的面积是一个通孔的面积的约400倍。那么如果在该区域布置16个通孔会怎样？与一个通孔相比，所有平行通孔的有效热阻将减小16倍。图7比较了各个0.25英寸x0.25英寸电路板层与16个通孔的热阻。0.25英寸x0.25英寸电路板的33.4密耳厚FR4层的热阻为83.5°C/W。16个平行通孔具有5.6821°C/W的等效热阻。这16个通孔只占0.25英寸x0.25英寸电路板区域面积的不到1/25，但可显著减小从顶面到低层的热阻连接。图7：热阻值比较请注意，当热向下流过通孔并达到另一层时，特别是另一个铜层时，其将横向扩散到该材料层。添加越来越多通孔终会降低效果，因为从一个通孔横向扩散到附近材料的热终会与来自另一个方向（源自从另一通孔）的热相遇。ISL8240MEVAL4Z评估板的尺寸是3英寸x4英寸。电路板上的顶层和底层有2盎司铜，还有两个内层各包含2盎司铜。为使这些铜层发挥作用，电路板有917个12密耳直径的通孔，它们全都有助于将热从电源模块扩散到下面的铜层。结束语为适应电压轨数目的增多和更高性能的微处理器和FPGA，诸如ISL8240M电源模块等先进的电源管理解决方案，通过提供更大功率密度和更小功耗来帮助提高效率。通孔在电源模块电路板设计中的实现，已成为实现更高功率密度的一个越来越重要的因素。来源：维库电子市场网

ProtelDXP是个将所有设计工具集于一身的板级设计系统，电子设计者从初的项目模块规划到终形成生产数据都可以按照自己的设计方式实现。ProtelDXP运行在优化的设计浏览器平台上，并且具备当今所有先进的设计特点，能够处理各种复杂的PCB板设计过程。通过设计输入仿真、PCB板绘制编辑、拓扑自动布线、信号完整性分析和设计输出等技术融合，ProtelDXP提供了全面的设计解决方案。PCB板设计的原则包括以下几个方面：1、PCB板的选用2、PCB板尺寸3、PCB板元件布局4、PCB板布线5、PCB板接地6、PCB板抗干扰7、PCB板焊盘8、PCB板大面积填充9、PCB板跨接线10、PCB板高频布线PCB板的选用PCB板一般用敷铜层压板制成，板层选用时要从电气性能、可靠性、加工工艺要求和经济指标等方面考虑。常用的敷铜层压板是敷铜酚醛纸质层压板、敷铜环氧纸质层压板、敷铜环氧玻璃布层压板、敷铜环氧酚醛玻璃布层压板、敷铜聚四氟乙烯玻璃布层压板和多层印刷电路板用环氧玻璃布等。不同材料的层压板有不同的特点。环氧树脂与铜箔有极好的粘合力，因此铜箔的附着强度和工作温度较高，可以在260℃的熔锡中不起泡。环氧树脂浸过的玻璃布层压板受潮气的影响较小。超高频电路板是敷铜聚四氟乙烯玻璃布层压板。在要求阻燃的电子设备上，还需要阻燃的PCB板，这些PCB板都是浸入了阻燃树脂的层压板。PCB板尺寸PCB板的厚度应该根据PCB板的功能、安装元器件的重量、PCB板插座的规格、PCB板的外形尺寸和承受的机械负荷等来决定。主要应该保证足够的刚度和强度。常见的PCB板的厚度有：0.5mm、1.0mm、1.5mm、2.0mm。从成本、铜膜线长度、抗噪声能力考虑，PCB板尺寸越小越好。但是PCB板尺寸太小，则散热不良，且相邻的导线容易引起干扰。PCB板的制作费用是和PCB板的面积相关的，面积越大，造价越高。在设计具有机壳的PCB板时，PCB板尺寸还受机箱外壳大小的限制，一定要在确定PCB板尺寸前确定机壳大小，否则就无法确定PCB板尺寸。一般情况下，在禁止布线层中指定的布线范围就是PCB板尺寸的大小。PCB板的形状是矩形，长宽比为3:2或4:3，当PCB板的尺寸大于200*150mm时，应该考虑PCB板的机械强度。总之，应该综合考虑利弊来确定PCB板尺寸。PCB板元件布局虽然ProtelDXP能够自动布局，但是实际上在设计时PCB板的元件布局几乎都是手工完成的。PCB板元件布局一般遵循如下规则：1、特殊元件布局特殊元件的布局从以下几个方面考虑：1）高频元件高频元件之间的连线越短越好，设法减小连线的分布参数和相互之间的电磁干扰，易受干扰的元件不能离得太近。隶属于输入和隶属于输出的元件之间的距离应该尽可能大一些。2）具有高电位差的元件应该加大具有高电位差元件和连线之间的距离，以免出现意外短路时损坏元件。为了避免爬电现象的发生，一般要求2000V电位差之间的铜膜线距离应该大于2mm，若对于更高的电位差，距离还应该加大。带有高电压的器件，应该尽量布置在调试时手不易触及的地方。3）重量太大的元件此类元件应该有支架固定，而对于又大又重、发热量多的元件，不宜安装在PCB板上。4）发热与热敏元件注意发热元件应该远离热敏元件。5）可以调节的元件对于电位器、可调电感线圈、可变电容、微动开关等可调元件的布局应该考虑整机的结构要求，若是机内调节，应该放在PCB板上容易调节的地方，若是机外调节，其位置要与调节旋钮在机箱面板上的位置相对应。6）电路板安装孔和支架孔应该预留出PCB板的安装孔和支架的安装孔，因为这些孔和孔附近是不能布线的。2、按照电路功能布局如果没有特殊要求，尽可能按照原理图的元件安排对元件进行布局，信号从左边进入、从右边输出，从上边输入、从下边输出。按照电路流程，安排各个功能电路单元的位置，使信号流通更加顺畅和保持方向一致。以每个功能电路为，围绕这个电路进行布局，元件安排应该均匀、整齐、紧凑，原则是减少和缩短各个元件之间的引线和连接。数字电路部分应该与模拟电路部分分开布局。3、元件离PCB板边缘的距离所有元件均应该放置在离PCB板边缘3mm以内的位置，或者至少距PCB板边缘的距离等于板厚，这是由于在大批量生产中进行流水线插件和进行波峰焊时，要提供给导轨槽使用，同时也是防止由于外形加工引起PCB板边缘破损，引起铜膜线断裂导致废品。如果PCB板上元件过多，不得已要超出3mm时，可以在PCB板边缘上加上3mm辅边，在辅边上开V形槽，在生产时用手掰开。4、元件放置的顺序首先放置与结构紧密配合的固定位置的元件，如电源插座、指示灯、开关和连接插件等。再放置特殊元件，例如发热元件、变压器、集成电路等。放置小元件，例如电阻、电容、二极管等。PCB板布线PCB板布线的规则如下：1）线长铜膜线应尽可能短，在高频电路中更应该如此。铜膜线的拐弯处应为圆角或斜角，而直角或尖角在高频电路和布线密度高的情况下会影响电气性能。当双面板布线时，两面的导线应该相互垂直、斜交或弯曲走线，避免相互平行，以减少寄生电容。2）线宽铜膜线的宽度应以能满足电气特性要求而又便于生产为准则，它的值取决于流过它的电流，但是一般不宜小于0.2mm。只要板面积足够大，铜膜线宽度和间距选择0.3mm。一般情况下，1~1.5mm的线宽，允许流过2A的电流。例如地线和电源线选用大于1mm的线宽。在集成电路座焊盘之间走两根线时，焊盘直径为50mil，线宽和线间距都是10mil，当焊盘之间走一根线时，焊盘直径为64mil，线宽和线间距都为12mil。注意公制和英制之间的转换，100mil=2.54mm。3）线间距相邻铜膜线之间的间距应该满足电气安全要求，同时为了便于生产，间距应该越宽越好。间距至少能够承受所加电压的峰值。在布线密度低的情况下，间距应该尽可能的大。4）屏蔽与接地铜膜线的公共地线应该尽可能放在电路板的边缘部分。在PCB板上应该尽可能多地保留铜箔做地线，这样可以使屏蔽能力增强。另外地线的形状作成环路或网格状。多层PCB板由于采用内层做电源和地线专用层，因而可以起到更好的屏蔽作用效果。PCB板接地1、地线的共阻抗干扰电路图上的地线表示电路中的零电位，并用作电路中其它各点的公共参考点，在实际电路中由于地线（铜膜线）阻抗的存在，必然会带来共阻抗干扰，因此在布线时，不能将具有地线符号的点随便连接在一起，这可能引起有害的耦合而影响电路的正常工作。2、如何连接地线通常在一个电子系统中，地线分为系统地、机壳地（屏蔽地）、数字地（逻辑地）和模拟地等几种，在连接地线时应该注意以下几点：1）正确选择单点接地与多点接地在低频电路中，信号频率小于1MHz，布线和元件之间的电感可以忽略，而地线电路电阻上产生的压降对电路影响较大，所以应该采用单点接地法。当信号的频率大于10MHz时，地线电感的影响较大，所以宜采用就近接地的多点接地法。当信号频率在1~10MHz之间时，如果采用单点接地法，地线长度不应该超过波长的1/20，否则应该采用多点接地。2）数字地和模拟地分开PCB板上既有数字电路，又有模拟电路，应该使它们尽量分开，而且地线不能混接，应分别与电源的地线端连接（电源端也分别连接）。要尽量加大线性电路的面积。一般数字电路的抗干扰能力强，TTL电路的噪声容限为0.4~0.6V，CMOS数字电路的噪声容限为电源电压的0.3~0.45倍，而模拟电路部分只要有微伏级的噪声，就足以使其工作不正常。所以两类电路应该分开布局和布线。3）尽量加粗地线若地线很细，接地电位会随电流的变化而变化，导致电子系统的信号受到干扰，特别是模拟电路部分，因此地线应该尽量宽，一般以大于3mm为宜。4）将接地线构成闭环当PCB板上只有数字电路时，应该使地线形成环路，这样可以明显提高抗干扰能力，这是因为当PCB板上有很多集成电路时，若地线很细，会引起较大的接地电位差，而环形地线可以减少接地电阻，从而减小接地电位差。5）同级电路的接地同电路的接地点应该尽可能靠近，并且本级电路的电源滤波电容也应该接在本级的接地点上。6）总地线的接法总地线必须严格按照高频、中频、低频的顺序级地从弱电到强电连接。高频部分采用大面积包围式地线，以保证有好的屏蔽效果。PCB板抗干扰具有微处理器的电子系统，抗干扰和电磁兼容性是设计过程中必须考虑的问题，特别是对于时钟频率高、总线周期快的系统；含有大功率、大电流驱动电路的系统；含微弱模拟信号以及高A/D变换电路的系统。为增加系统抗电磁干扰能力应考虑采取以下措施：1）选用时钟频率低的微处理器只要控制器性能能够满足要求，时钟频率越低越好，低的时钟可以有效降低噪声和提高系统的抗干扰能力。由于方波中包含各种频率成分，其高频成分很容易成为噪声源，一般情况下，时钟频率3倍的高频噪声是危险性的。2）减小信号传输中的畸变当高速信号（信号频率高=上升沿和下降沿快的信号）在铜膜线上传输时，由于铜膜线电感和电容的影响，会使信号发生畸变，当畸变过大时，就会使系统工作不可靠。一般要求，信号在PCB板上传输的铜膜线越短越好，过孔数目越少越好。典型值：长度不超过25cm，过孔数不超过2个。3）减小信号间的交叉干扰当一条信号线具有脉冲信号时，会对另一条具有高输入阻抗的弱信号线产生干扰，这时需要对弱信号线进行隔离，方法是加一个接地的轮廓线将弱信号包围起来，或者是增加线间距离，对于不同层面之间的干扰可以采用增加电源和地线层面的方法解决。4）减小来自电源的噪声电源在向系统提供能源的同时，也将其噪声加到所供电的系统中，系统中的复位、中断以及其它一些控制信号易受外界噪声的干扰，所以，应该适当增加电容来滤掉这些来自电源的噪声。5）注意PCB板与元器件的高频特性在高频情况下，PCB板上的铜膜线、焊盘、过孔、电阻、电容、接插件的分布电感和电容不容忽略。由于这些分布电感和电容的影响，当铜膜线的长度为信号或噪声波长的1/20时，就会产生天线效应，对内部产生电磁干扰，对外发射电磁波。一般情况下，过孔和焊盘会产生0.6pF的电容，一个集成电路的封装会产生2~6pF的电容，一个PCB板的接插件会产生520mH的电感，而一个DIP-24插座有18nH的电感，这些电容和电感对低时钟频率的电路没有任何影响，而对于高时钟频率的电路必须给予注意。6）元件布置要合理分区元件在电路板上排列的位置要充分考虑抗电磁干扰问题。原则之一就是各个元件之间的铜膜线要尽量的短，在布局上，要把模拟电路、数字电路和产生大噪声的电路（继电器、大电流开关等）合理分开，使它们相互之间的信号耦合。7）处理好地线按照前面提到的单点接地或多点接地方式处理地线。将模拟地、数字地、大功率器件地分开连接，再汇聚到电源的接地点。PCB板以外的引线要用屏蔽线，对于高频和数字信号，屏蔽电缆两端都要接地，低频模拟信号用的屏蔽线，一般采用单端接地。对噪声和干扰非常敏感的电路或高频噪声特别严重的电路应该用金属屏蔽罩屏蔽。8）去耦电容去耦电容以瓷片电容或多层陶瓷电容的高频特性较好。设计PCB板时，每个集成电路的电源和地线之间都要加一个去耦电容。去耦电容有两个作用，一方面是本集成电路的储能电容，提供和吸收该集成电路开门和关门瞬间的充放电电能，另一方面，旁路掉该器件产生的高频噪声。数字电路中典型的去耦电容为0.1μF，这样的电容有5nH的分布电感，可以对10MHz以下的噪声有较好的去耦作用。一般情况下，选择0.01~0.1μF的电容都可以。一般要求没10片左右的集成电路增加一个10μF的充放电电容。另外，在电源端、电路板的四角等位置应该跨接一个10~100μF的电容。PCB板焊盘焊盘尺寸：焊盘的内孔尺寸必须从元件引线直径和公差尺寸以及镀锡层厚度、孔径公差、孔金属化电镀层厚度等方面考虑，通常情况下以金属引脚直径加上0.2mm作为焊盘的内孔直径。例如，电阻的金属引脚直径为0.5mm，则焊盘孔直径为0.7mm，而焊盘外径应该为焊盘孔径加1.2mm，应该为焊盘孔径加1.0mm。当焊盘直径为1.5mm时，为了增加焊盘的抗剥离强度，可采用方形焊盘。对于孔直径小于0.4mm的焊盘，焊盘外径/焊盘孔直径=0.5~3。对于孔直径大于2mm的焊盘，焊盘外径/焊盘孔直径=1.5~2。常用的焊盘尺寸：焊盘孔直径/mm0.4；0.5；0.6；0.8；1.0；1.2；1.6；2.0焊盘外径/mm1.5；1.5；2.0；2.0；2.5；3.0；3.5；4设计焊盘时的注意事项如下：1）焊盘孔边缘到PCB板边缘的距离要大于1mm，这样可以避免加工时导致焊盘缺损。2）焊盘补泪滴，当与焊盘连接的铜膜线较细时，要将焊盘与铜膜线之间的连接设计成泪滴状，这样可以使焊盘不容易被剥离，而铜膜线与焊盘之间的连线不易断开。3）相邻的焊盘要避免有锐角。PCB板大面积填充PCB板上的大面积填充的目的有两个，一个是散热，另一个是用屏蔽减少干扰，为避免焊接时产生的热使电路板产生的气体无处排放而使铜膜脱落，应该在大面积填充上开窗，后者使填充为网格状。使用敷铜也可以达到抗干扰的目的，而且敷铜可以自动绕过焊盘并可连接地线。PCB板跨接线在单面PCB板的设计中，当有些铜膜无法连接时，通常的做法是使用跨接线，跨接线的长度应该选择如下几种：6mm、8mm和10mm。PCB板高频布线为了使高频PCB板的设计更合理，抗干扰性能更好，在进行PCB板设计时应从以下几个方面考虑：1）合理选择层数利用中间内层平面作为电源和地线层，可以起到屏蔽的作用，有效降低寄生电感、缩短信号线长度、降低信号间的交叉干扰，一般情况下，四层板比两层板的噪声低20dB。2）走线方式走线必须按照45°角拐弯，这样可以减小高频信号的发射和相互之间的耦合。3）走线长度走线长度越短越好，两根线并行距离越短越好。4）过孔数量过孔数量越少越好。5）层间布线方向层间布线方向应该取垂直方向，就是顶层为水平方向，底层为垂直方向，这样可以减小信号间的干扰。6）敷铜增加接地的敷铜可以减小信号间的干扰。7）包地对重要的信号线进行包地处理，可以显着提高该信号的抗干扰能力，当然还可以对干扰源进行包地处理，使其不能干扰其它信号。8）信号线信号走线不能环路，需要按照菊花链方式布线。9）去耦电容在集成电路的电源端跨接去耦电容。10）高频扼流数字地、模拟地等连接公共地线时要接高频扼流器件，一般是中心孔穿有导线的高频铁氧体磁珠。来源：维库电子市场网

本文介绍了一种以FPGA为基础的数字密码锁。采用自顶向下的数字系统设计方法，将数字密码锁系统分解为若干子系统，并且进一步细划为若干模块，然后用硬件描述语言VHDL来设计这些模块，同时进行硬件测试。测试结果表明该数字密码锁能够校验10位十进制数字密码，且可以预置密码，设有断电保护装置，解码有效指示等相应功能。1功能概述(1)密码锁的工作时钟由外部晶振提供，时钟频率为50MHz，运算速度高，工作性能稳定。(2)密码的设置和输入由外接键盘完成，控制电路的安全系数高，操作方便;(3)密码数字可以由锁的所有者随意设置，并可更改，增强了用户体验。密码修改必须符合预设规则，否则无法修改密码。(4)开锁时，不限制密码的输入位数(1到10位皆可以)，减少了密码被破解的概率(约为10亿分之一的破解率)，密码锁的保密能力高。(5)清除密码键的设定，可以快速清除全部密码，提高了对突发事件的适应能力。(6)对输入的数字密码既能直接显示，又能转换为星号，防治偷窥，增强保密性。(7)全部密码输入后，正确时密码锁将开启，显示屏出现：InputRight!指示灯变亮。错误时，显示屏出现：InputFailed!指示灯变灭。(8)设有断电保护装置，保证电路不会因掉电失去所修改的密码，而回到初的密码值，增强密码的稳定性。2系统结构本系统设计主要包括硬件设计和软件设计两部分，均采用模块化设计。其中硬件设计主要包括中央控制模块、微控制器、显示模块、输入模块、外围电路等内容。软件设计包括状态控制模块，逻辑控制模块，液晶显示驱动模块，EPROM驱动模块，扫描输入模块等构成。系统结构框架图如图1所示。图1：系统结构框架图设计采用模块化编程方式，整个程序由液晶LCD1602模块(LCD1602.v)、矩阵键盘模块(Matrix_Keys.v)、存储芯片AT24C02模块(AT24C_XX.v)和顶层逻辑功能模块(password.v)组成。顶层逻辑功能模块(password.v)调用其他3个模块完成顶层功能的设计。如图2所示。图2：矩阵键盘原理图3底层设计3.1输入模块由于键盘按键数量较多，为了减少I/O口的占用，本设计将按键排列成矩阵形式。在矩阵式键盘中，每条水平线和垂直线在交叉处不直接连通，而是通过一个按键加以连接。这样，8个端口就可以构成3*5=15个按键，实际上我们只用14个按键就足以解决密码问题，比之直接将端口线用于键盘多出了一倍，而且线数越多，区别越明显，比如再多加一条线就可以构成20键的键盘，而直接用端口线则只能多出一键(9键)。故在需要的键数比较多时，采用矩阵法来做键盘是更合理的方案。3.2显示模块与外围电路本设计选用了LCD1602作为显示模块的，可以方便地显示所需的数字和提示语，具有界面人性化、功耗低、速度快、节约控制器资源等优点。外围电路主要是一个受控制器控制的LED，由于表示锁的开启与关闭。3.3存储模块本设计使用存储芯片AT24C02作为密码的外部存储器。二线制串行EEPROM-24C02是低工作电压的2K位串行电可擦除只读存储器，内部组织为256个字节，每个字节8位，该芯片被广泛应用于低电压及低功耗的工商业领域。设计使用I2C协议实现控制器与存储器的联结，实现密码保存，并保证密码不会因断电丢失。4工作方式本系统利用上述系统模块作为硬件基础，使用VHDL语言编写程序，实现了五大主要功能：(1)确认密码：通过扫描矩阵键盘，判断用户输入内容，将键入的数码与密码存储器中的密码进行比较，判断密码的正误，并控制密码锁的开关;(2)清除密码：输入密码过程中发生按键失误，可以通过选择清除键清除当前全部的密码，方便重新输入;(3)密码保护：通过显示切换键，可以切换显示模式。在显示数字模式下，显示屏即显示输入的数字，方便用户操作;在保护模式下，显示的密码用"*"表示，防止外界偷窥，提高安全性能;(4)修改密码：当密码锁处于打开状态时，默认识别当前用户为锁的持有者，允许修改密码。但修改密码必须符合密码锁内设的"潜在规则"，否则无法完成修改，防止密码锁被破坏;(5)断电保护：设置电路保护结构，保证电路不会因掉电失去所修改的密码，而回到初的密码值。其工作流程图如图3.图3：工作流程图5仿真与调试在设计过程中，首先针对各个模块，使用QuartusII等软件进行仿真，然后将程序烧录进行硬件调试。，将整个系统程序进行全编译，进行整个系统的软件仿真，仿真通过后进行整个系统的硬件调。6特点本设计开创性地提出了修改密码"潜在规则"的概念，即在修改密码时，新密码必须满足密码锁制作时预设的潜在规则，否则无法成功修改密码，例如：潜在规则为密码必须为七位数，则在修改密码时若输入为五位数则会提示密码修改失败。本设计的意义在于，当入侵者通过非法手段获取正确密码并开锁后，如果短时间内不能发现潜在规则，就不得不放弃修改密码，防止用户利益二次受损。另外潜在规则的设计方式还可以为密码所有位数和等于N，必须为偶数等等，每一种潜在规则都有对应的说明书，所以即使批量生产也不存在潜在规则被破解的问题。此外，用户在忘记密码时可以根据说明书，联系潜在规则回忆密码。另外，密码锁支持1~10位任意位10进制数作为密码，远大于一般密码锁，灵活性极高，可组合出约11亿种密码组合，从概率学上讲，随机破解密码为不可能事件。7结束语基于FPGA适用于设计状态机的特点，通过QuartusII仿真以及实物测试，证明本数字密码锁具有功能完善、工作稳定、安全系数高的特点，通过修改密码方案的创新，使其在实际应用中能进一步显示优良的安全性能，具有较好的发展前景。来源：维库电子市场网

越来越多的设计正向混合信号发展，IBS公司预测显示，到2006年所有集成电路设计中有73%将为混合信号设计。目前混合信号技术成为EDA业内为热门的话题。深亚微米及纳米技术的发展促使芯片设计与制造由单个IC、ASIC向SoC转变，现在SoC也由数字SoC全面转向混合SoC，成为真正意义上的系统级芯片。混合信号设计可以减少成本，减小电路外形尺寸，并提供更好的功能。芯片验证占芯片设计50%到70%的工作量，大量的人力、硬件以及时间资源都消耗在验证上。随着芯片复杂度上升，验证工作无论从复杂性或工作量上都在呈指数上升。因此，验证技术是混合信号技术的关键所在。人们很难明确区分具备少许数字功能的模拟芯片或能够实现某些模拟功能的数字芯片与混合信号芯片的区别。即使在工艺上，模拟芯片也越来越多采用CMOS工艺取代传统的BiCMOS工艺。混合信号集成电路的标准应该是它在数字和模拟方面都具备重要功能，而不简单的是在数字芯片中嵌有一些模拟电路或者模拟芯片中嵌入一些数字电路。对于中国的集成电路设计师来说，混合信号设计的概念虽然早已有之，但真正使用混合信号设计的技术并不多，大多只是采用传统的方法，比如数字部分用HDL写好，然后进行仿真、综合、布局布线;模拟部分画出电路图，用Spice仿真在进行版图设计;将两部分拼接在一起。而真正的混合信号设计需要结合数字和模拟，作整体上的考虑以及验证，需要更灵活的设计思路。混合信号SoC设计面临这样的挑战：行为级的数字与晶体管级的模拟的混合、HDL语言驱动的数字与原理图驱动的模拟的混合、自上而下的数字与自下而上的模拟的混合。它不再是传统的数字设计或者传统的模拟设计，也不是数字设计与模拟设计的简单叠加，混合信号设计提出了新的设计概念，必须使用全新的设计流程。ADMS解决方案EDA公司已充分意识到这一技术需求，的三大供应商——MentorGraphics、Synopsys和Cadence在几年前就开始整合或研发模拟和混合信号工具和技术。下面我们以MentorGraphics的混合验证平台AdvanceMS(ADMS)为例说明它是如何解决混合信号设计难题的。在了解ADMS之前，我们先来看看与ADMS相关的几个EDA设计工具。1.HDL仿真工具ModelSimModelSim是目前的数字仿真器，早已被中国用户所熟悉，其成熟技术众所周知，这里不作具体介绍。2.SPICE仿真工具Eldo模拟电路设计重要的部分即在电路仿真部分。SPICE的全称为SimulationProgramonICEmphasis，由美国加州大学伯克莱分校创建于上世纪70年代，从此成为电路仿真的经典方法，现在的电路仿真基本上都采用SPICE方法。SPICE程序是公开源码的，现在流行的各种版本SPICE都是由UCBSPICE衍生而来。HSPICE开发于1981年，是个成功的商用SPICE。Eldo则是近几年的SPICE新星，其研发组位于法国，在欧洲，基本上设计中使用的SPICE都是Eldo，近Eldo也开始在北美及亚洲地区推广。评价一个仿真器可以从准确度、速度、容量、收敛性、控制界面、功能以及工艺厂商的支持等方面进行。，准确度。Eldo通过基尔霍夫电流约束进行全局检查，对收敛严格控制，保证了。Eldo在传统SPICE使用的牛顿-拉普森(即NR)算法外，增加了OSR和IEM算法，新算法使得Eldo比传统SPICE更为。第二，速度。Eldo使用的新算法还增加了仿真速度，仿真速度达到一般SPICE的3到10倍。Eldo还可以对不同的电路子模块采用不同的算法，比如对数字电路模块采用速度快得多的OSR算法，大大提升了速度。尤其值得一提的是，Eldo本身还支持行为级的描述。从这个意义上看，Eldo不仅仅是一个SPICE，还是一个混合仿真器。第三，容量。Eldo可以仿真大规模的电路，可以达到30万个晶体管。第四，收敛性。在收敛性上，Eldo采用了先进的技术如DCconvergence引入的分割概念(在不收敛时对电路自动进行分割再组合，更改了Matrix)，提升了收敛性。第五，控制界面。Eldo的使用相当简单。Eldo可以单独使用(即命令行方式)，也可以集成到电路图编辑工具环境中，如MentorGraphics的DAIC或者Cadence的SchematicsComposer中。Eldo的输入文件格式可以是标准的SPICE，也可以是HSPICE的格式。事实上，HSPICE的输入文件，包括网表、控制语句、库文件，不需要经过任何修改，即可由Eldo进行仿真。此外关于控制界面，Eldo还具有一个Shell，通过这个Shell，用户可以中断正在进行中的仿真，进行数据交换，调整仿真条件或参数设置，与Eldo进行互动。这样解决了仿真一旦运行就不能进行任何控制的问题。第六，功能。除了提供其它SPICE几乎全部的功能外，Eldo本身拥有自己独特的功能。Eldo拥有全面的分析功能，还可以进行各种参数的扫描。Eldo还可以进行RCReduction、保存与续仿真等等功能。第七，工艺厂商支持。电路仿真离不开具体工艺线的实际情况，SPICE程序必须得到工艺厂商的支持。目前世界上大多数代工厂商都开始支持Eldo，如台积电、台联电、特许半导体、ST等。用户还可以使用自己定义的Model。此外，由于Eldo对HSPICE完全兼容，甚至到Model，Eldo用户完全可以采用代工厂商提供的HSPICE的模型。3.MachSPICE仿真的特点是高、速度慢。做模拟电路设计时，用SPICE仿真一般可以满足要求。但是当电路规模增加、尤其是增加了晶体管级描述的数字电路部分之后，SPICE显得过慢。相同的仿真条件下，SPICE的仿真时间随着晶体管的增加甚至不是线性上升，而是呈指数次方上升。这样电路仿真成为设计的瓶颈，这一点在后仿真阶段也经常遇到。于是Mach作为Fast-SPICE应运而生。Mach在Eldo的基础上，通过查表方式的晶体管模型迅速提高了仿真速度。相比Eldo，Mach可以将仿真速度提升10～1,000倍。速度提升牺牲的是，不过损失的能够控制在3%之内。Mach的处理容量也是非常巨大的，可以达到2,000万个器件。于是对于一些要求不是非常严格的设计，当需要快速验证时，Mach成为必需，如存储器设计。ADMS是一个混合信号验证平台，集成了以上三种工具的技术。对模拟电路部分，采用Eldo的仿真算法，或者Mach的快速仿真算法;对数字部分，采用ModelSim的仿真算法。但是ADMS并不是这些工具简单拼起来，它有单一的内核引擎。采用ADMS进行设计，传统的数字设计流程和模拟设计流程被打散并重新组合，设计师可以在任何阶段对电路进行验证，数字设计和模拟设计通过ADMS组成一个整体。发布的ADMS4.0版增加了SystemVerilog语言和SystemC支持，这使得ADMS支持的语言达到了八种，即VHDL、Verilog、SPICE、VHDL-AMS、Verilog-AMS、SystemVerilog、SystemC以及C，涵盖了目前大部分的集成电路设计语言。这使得用ADMS进行设计时方法灵活多变，而工具却只有一个。输入ADMS的文件可以只有一个，不管其中的内容是HDL、SPICE，还是C语言，ADMS都可以读入，并自动进行处理，给出仿真结果，例如在模拟电路中引入一个HDL描述的IP，或者是工具附带单元库里的一个VHDL-AMS行为级描述的运放单元，各种语言可以无缝地组合到一起。ADMS提供了灵活的使用方式。它既可以集成到MentorGraphics的电路图编辑工具DA-IC中，也可以集成到Cadence的SchematicsComposer中(图3)，另外还可以单独使用。应用时ADMS的界面与经典的ModelSim相似，操作简单，其树状结构显示使得整个设计一目了然。使用时只需要读入输入的各种文本文件(可以以数字结构为顶端层次，也可以以模拟结构为顶端层次)，即可由ADMS进行仿真和调试。ADMS的输出文件可以被其它工具的多种波形观察工具查看和计算，不过ADMS附带有两个功能强大的波形处理工具Xelga和EZwave，可以同时处理数字和模拟信号，并进行各种操作与运算。EldoRF在Eldo的基础上发展而来，针对射频电路使用了新的技术，ADMS也可以扩展到ADMSRF，成为针对射频混合信号SoC设计的工具。ADMS附带了很多行为级描述的单元库，称为CommLib，其中包括三百多种常见的基本单元，如ADC、DAC、PLL、Σ-Δ、OP等等。各种库提供了大量的接口参数供修改，在设计中可以直接调用这些单元库，增加仿真速度，以及方便调试电路。CommLib还有一个“行为级模型校正”(BMC，BehaviorModelCalibration)的功能，通过BMC以及ADMS的验证，可以将所设计的电路图抽象到行为级。在仿真的时候，行为级的仿真速度比晶体管级快1,000倍，这样可以将部分电路抽象到行为级，从而增加仿真速度，并方便调试。抽象化技术在大规模电路设计中越来越得到频繁应用。本文小结ADMS是一种真正意义上的模拟/混合仿真工具，它可提供全面的语言与设计方法支持。目前，中国真正在做混合信号设计的设计师虽然不多，但毫无疑问，正在逐渐增加。那么，究竟在什么样的情况下，需要转到混合信号设计呢?也许可以简单地作这样一个描述：当使用HDL仿真器的数字电路设计工程师面临增长的模拟部分和模拟电路行为，却苦于不足的模型以及仿真时;当使用SPICE或者FastSPICE的模拟电路设计工程师，面临增长的数字复杂度以及大规模，苦于仿真速度过慢时。这些时候，采用混合信号设计，就可以提升设计速度和效率以及设计水平，并降低产品成本。

地线回路规则环路规则，即信号线与其回路构成的环面积要尽可能小，环面积越小，对外的辐射越少，接收外界的干扰也越小。针对这一规则，在地平面分割时，要考虑到地平面与重要信号走线的分布，防止由于地平面开槽等带来的问题；在双层板设计中，在为电源留下足够空间的情况下，应该将留下的部分用参考地填充，且增加一些必要的地过空孔，将双面地信号有效连接起来，对一些关键信号尽量采用地线隔离，对一些频率较高的设计，需特别考虑其地平面信号回路问题，建议采用多层板为宜。屏蔽保护规则对应地线回路规则，实际上也是为了尽量减小信号的回路面积，多见于一些比较重要的信号，如时钟信号，同步信号；对一些特别重要，频率特别高的信号，应该考虑采用铜轴电缆屏蔽结构设计，即将所布的线上下左右用地线隔离，而且还要考虑好如何有效的让屏蔽地与实际地平面有效结合。串扰控制规则串扰（CrossTalk)是指PCB上不同网络之间因较长的平行布线引起的相互干扰，主要是由于平行线间的分布电容和分布电感的作用。克服串扰的主要措施是：加大平行布线的间距，遵循3W规则；在平行线间插入接地的隔离线；减小布线层与地平面的距离。3W规则为了减少线间串扰，应保证线间距足够大，当线中心间距不少于3倍线宽时，则可保持70%的电场不互相干扰，称为3W规则。如要达到98%的电场不互相干扰，可使用10W的间距。走线的方向控制规则走线的方向控制规则，即相邻层的走线方向成正交结构。避免将不同的信号线在相邻层走成同一方向，以减少不必要的层间窜扰；当由于板结构限制（如某些背板）难以避免出现该情况，特别是信号速率较高时，应考虑用地平面隔离各布线层，用地信号线隔离各信号线。走线的开环检查规则一般不允许出现一端浮空的布线（DanglingLine)，主要是为了避免产生"天线效应"，减少不必要的干扰辐射和接受，否则可能带来不可预知的结果。走线闭环检查规则防止信号线在不同层间形成自环。在多层板设计中容易发生此类问题，自环将引起辐射干扰。倒角规则PCB设计中应避免产生锐角和直角，产生不必要的辐射，同时工艺性能也不好。器件去藕规则在印制版上增加必要的去藕电容，滤除电源上的干扰信号，使电源信号稳定。推荐电源经过滤波电容后连到电源管脚上。电源地平面完整性规则对于导通孔密集的区域，要注意避免孔在电源和地层的挖空区域相互连接，形成对平面层的分割，从而破坏平面层的完整性，并进而导致信号线在地层的回路面积增大。为避免破坏平面层，做Fanout时过孔间距至少保证能走一根信号线。电源地平面层重叠规则不同电源层在空间上要避免重叠。主要是为了减少不同电源之间的干扰，特别是一些电压相差很大的电源之间，电源平面的重叠问题一定要设法避免，难以避免时可考虑中间隔地层。20H规则由于电源层与地层之间的电场是变化的，在板的边缘会向外辐射电磁干扰。称为边沿效应。解决的办法是将电源层内缩，使得电场只在接地层的范围内传导。以一个H（电源和地之间的介质厚度）为单位，若内缩20H则可以将70%的电场限制在接地层边沿内；内缩100H则可以将98%的电场限制在内。转载自维库电子市场网。

FPGA丰富的逻辑资源、充沛的I/O引脚以及较低的功耗，被广泛应用于嵌入式系统和高速数据通信领域。现如今，各大FPGA生产厂商为方便用户的设计和使用，提供了较多的、可利用的IP核资源，极大地减少了产品的开发周期和开发难度，从而使用户得以更专注地构思各种各样创意且实用的功能，而不是把大量时间浪费在产品的调试和验证中。千兆以太网技术在工程上的应用是当前的研究热点之一。相比于其他RS-232或RS-485等串口通信，千兆以太网更加普及和通用，可以直接与Internet上的其他终端相连;相比于百兆网络，千兆以太网传输速度更快、传输距离更远，再结合UDP/IP协议栈，可以更方便地与上位机进行通信。本文结合FPGA和千兆以太网灵活与快速的优势，设计了一个多通道并支持不同格式的数据采集系统。为了更好地为上位机软件所支持，搭建了一个简单的UDP/IP数据通道来完成数据到上位机的高速传输。同时，为了克服UDP这类不可靠的、面向无连接的协议带来的数据错误和缺失问题，使用一块DDR2SDRAM芯片来缓存各通道数据，在应用层制定了与上位机交互及丢包处理的通信协议，从而保证了采集数据到达上位机的可靠性。1系统总体结构系统的设计目标是为了让不同通道、不同格式的数据都能通过同一个网络通道被快速无误地传递给上位机，由于设备与上位机运行状态的不同，采集数据速率的变化，甚至网线质量，使传输过程中的错误和丢包情况在所难免，所以需要有适当的机制和存储器缓存来保证传输的可靠性。图1所示即为本系统的总体结构，除了使用一块DDR2SDRAM芯片之外，网络模型中物理层的功能由一块PHY芯片来完成。目前一般PHY芯片均能兼容10Mbit·s-1、100Mbit·s-1、1000Mbit·s-13种速率的以太网传输，并向上层提供多种接口，如MII、GMII、RGMII和TBI接口等，对于上位机一侧则直接是普通的RJ45网口插槽。物理层接收数据链路层的并行数据，并将其转换为原始的比特流;同时也将原始比特流转化成并行数据，提交给数据链路层。2FPGA模块功能FPGA模块通过响应上位机的指令，完成数据采集、打包、传输、丢包重传等工作。所有工作的基础是MAC子层、网络层、传输层等OSI参考模型各层协议的可靠实现，每一层都按照标准接口向上一层提供特定服务，而把如何实现这些服务的细节对上一层加以屏蔽。图2显示了系统FPGA模块的具体结构，以及各个子模块之间的关系。为缩短设计周期，提高设计质量，在模块中分别调用了Altera公司现有的以太网控制器IP核和DDR2控制器IP核资源。2.1DDR2读写控制若不考虑网络中丢包的情况，数据一边采集，一边打包向上位机发送，是不需要外部存储器来缓存的。但是在实际测试中发现，目前普通配置的PC机无法承受千兆以太网的快速传输能力，丢包很常见，尤其是增加到多个通道时，设备向上位机的输出能力加大，丢包率也立即随之升高。所以，使用一片DDR2SDRAM缓存各通道的数据是必要的。设计中直接调用Altera公司提供的DDR2SDRAM控制器，并选用一块它可以驱动的芯片来提高工作效率。芯片可使用的缓存空间是要重点关注的。每个通道都要分配固定的缓存区域，所以要将有限的内存空间作合理的划分。如果是图像数据，单个通道至少要有缓存两帧以上的空间。DDR2读写控制模块直接调用DDR2SDRAM控制器IP核，但由于该IP核提供给用户端的接口使用不方便，需要按照其文档上介绍的时序来进行突发式读写。本模块的功能主要是协调各通道采集数据的写入和读出。如图3所示，写操作时，各通道的数据首先用FPGA资源进行缓存，然后写入控制状态机通过轮询的方式依次检查各个通道已经缓存的数据量，如果足够突发写，则将其写入SDRAM芯片的相应通道块中，然后再检查下一通道;读操作时，读出控制状态机也依次检查各个通道写入SDRAM芯片的数据量，如果足够突发读，则将其读出，通过网络发送出去。基于以上控制方式，设计对各通道的数据格式是不作限制，如图1中所示，可以是PAL、CameraLink、VGA等各种格式的图像或组合，只是在采集之前向上位机各个通道的数据信息。但需要说明的是，这些数据的带宽总和理论上不应超过千兆以太网的传输速率，这是采用轮询方式得以成功的前提。其实，如今普通PC机的处理能力远远不能达到这个限制，当速度到达100Mbit·s-1时，上位机丢包就已经很严重。如果是将采集的数据在上位机上显示，多可能只有70～80Mbit·s-1;如果还要将数据写入硬盘，那数据率则会更低，除了配备一块上好的硬盘之外，还需要在上位机软件的优化上多作努力。2.2以太网发送接收控制本模块的功能就是MAC子层、网络层、传输层各层协议的具体实现，这些子模块作为数据传输的通道，需要具有一定的缓存和查错能力，同时为了能扩展其他协议，还必须保持相互之间的独立性。如图4所示，硬件设备接收数据的过程就是以太网帧经过每一层，去除各层的首部并核对校验，获得纯粹的用户数据;发送数据的过程就是用户数据每经过一层，添加相应的首部和校验，直到组成一个完整的以太网帧。1)MAC子层的功能。设计中直接调用Altera公司提供的三速以太网控制器IP核实现MAC子层的功能，该IP核提供了统一的寄存器接口，用户可以通过它来配置以太网帧长、源MAC地址、目的MAC地址和PHY地址等重要信息。如图4所示，发送数据时，MAC模块向数据帧添加以太网首部，并利用CRC算法添加32位的校验码;接收数据时，MAC模块同样要进行CRC校验，对于不正确的数据帧要予以丢弃，用户也可以通过配置寄存器决定是否将校验位一并送至上一层。(2)UDP/IP协议栈的实现。相对于TCP协议的三次握手，UDP和IP协议面向无连接的性质使其在硬件上可以快速实现，至于连接的建立完全可以在应用层实现。如图4所示，UDP和IP协议的功能在硬件上的实现有较多相同之处：对于上层发送的数据均需要添加相应的首部和校验和;对于下层接收的数据，检验校验和，并去除首部，然后才能送到上一层;由于首部中有该数据包的长度区域，所以无论是发送和接收，都需要将数据包全部缓存，才能确定其长度大小，相当于一种“存储-转发”的机制。当然，UDP协议与IP协议在实现时也有不同的地方，主要体现在校验和的计算方法上。UDP协议的校验和是将首部和数据一起校验，而且这个首部不仅是8Byte的UDP首部，还包括12Byte的伪首部。在UDP层计算校验和还用到了IP层的地址，但这违背了网络分层模型的理念。IP协议的校验和只计算IP数据包的头部，一般情况下只有固定的20Byte。2.3应用层协议处理不同通道采集的数据按照规定的数据包长度进行打包，然后再发送到上面的以太网控制模块，需要专门的模块进行组织和调度，并添加对应通道的标签。同时，网络中也不只是设备到上位机方向的采集数据包，也有反方向的用于控制的命令包：首先要考虑的问题是设备从何时开始采集数据，何时停止采集，这都是要上位机发送命令来控制的;其次，对于丢失包的统计与处理，这一部分工作稍微有些困难，但无论是设备和上位机都可以完成，显然交给上位机处理比较适宜，然后上位机向设备发送带丢失包序号的短数据包，设备优先从DDR2缓存中找到该丢失的数据包，发往上位机。系统中完成这些功能的模块相当于一个位于UDP/IP层之上的应用层协议，而这个协议的内容是由系统设计者所规定的，但必须为FPGA开发人员和上位机软件程序开发人员所共享，这样在不同机器上的对应层就有了一个可以互相通信的对等体(Peer)。这样制定应用层协议，不但增加了系统相关功能的保密性，还可以由开发人员自行裁剪应用层功能，灵活地协调软硬件应该负责的细节，敲定简洁的实现方案。3上位机软件的功能由于本系统的硬件部分实现了UDP/IP协议栈的内容，上位机软件在开发时有了较多可利用的系统调用，主要是Socket(套接字)原语的使用。相对于硬件开发来说，软件开发方便实现一些复杂的功能和计算，所以在系统构想之初就刻意将一些较难实现的部分交由上位机软件来处理，主要是图像帧间隔的识别和重传包的统计。关于数据包重传，硬件设备在传送各个通道的图像时，只选取一个合适的点开始采集图像，而不负责在数据包中添加图像帧的开始和结束等信息，因为这样不仅偏离了多通道图像和数据兼容的初衷，而且给FPGA程序的实现增加了困难，尤其是采集的数据要进出DDR2SDRAM缓存，如果在这些纯数据中添加额外的标志数据，可能会打乱整个缓存区的布局。所以上位机只能根据接收的数据量来判断各个图像帧之间的间隔，然后无论显示或存储，都以帧为单位进行。4系统设计注意事项4.1ARP包的响应与抑制上位机在向设备发送UDP数据包之前，可能会先发送一个ARP包，请求设备的MAC地址。所以在FPGA程序中要能响应该数据包，并发送ARP回复，否则设备与上位机将不能通信。得到设备的MAC地址后，上位机会暂时将其保存，建立一个ARP表项;一段时间后，ARP表老化，会再次向设备发送ARP请求。为了能正确响应ARP请求和回复，必须要清楚ARP数据包的格式。如图5所示，如果以太网帧“帧类型”区域的值为0x0806，则表示该帧后面的数据填充为一个ARP包。至于是ARP请求还是ARP回复，需要根据ARP首部的操作码来辨别：操作码为0x0001，则是ARP请求包;操作码为0x0002，则是ARP回复包。ARP请求包填入一个广播帧并发向网络中的所有主机，所以其以太网目的地址为广播帧地址0xffffffffffff，并且由于它的目标是请求目的主机的MAC地址，故图中“接收方MAC地址”区域没有确切值，可为任意6Byte的填充;ARP回复包已经得到了所需的MAC地址，但是要注意，此时的发送方和接收方已经对调，相应区域的填写也应适当改变。以太网协议规定的短帧长为64Byte，这就要求其数据填充至少为46Byte，如图4所示，而图5中的ARP字段共有28Byte，所以无论是ARP请求还是回复，均应有18Byte的填充数据。有些PC机会发送其他设备的ARP请求，即使此时只有一根直连线将设备与上位机相连。这时设备是不能响应该请求的，应当在MAC层和IP层之间就将这样的请求屏蔽，防止干扰正常的数据包传输。4.2Jumbo帧的利弊以太网标准规定的帧长度为1518Byte，这包括IP层和UDP层添加的首部，一般发送的数据包也都应该限制在这一范围内。但千兆以太网有一种厂商标准的超长帧格式，目前还没有获得IEEE标准委员会的认可，它规定的帧格式与普通以太网帧相同，只是其数据填充区域可以突破原有限制，整个帧长度为9000～64000Byte不等，即Jumbo巨型帧。在本系统中采用Jumbo帧的好处：(1)可以适当提高网络带宽的利用率。这主要靠节省各层首部的添加得到。(2)减少操作系统因频繁响应网络设备的中断而带来的CPU资源的过多占用。这可以说是采用Jumbo帧的主要原因，因为要处理千兆以太网较高的数据率，无论上位机软件如何优化，CPU的占用仍然很高，这时如果能减少其他地方的CPU开销，将大幅增加软件的处理能力。但Jumbo帧在使用时也有一些不利的地方。首先，目前很多PC机的网络适配器不支持Jumbo帧的传输，虽然Altera的以太网控制器IP核支持，但这不足以使两个设备进行通信;其次，Jumbo帧会长时间占用网络通道，这会影响那些对数据延迟敏感的设备和应用;第三，Jumbo帧的丢包意味着严重的灾难，一帧相当于十多个正常帧，这会将处理能力弱的PC机迅速引入重传的陷阱，丢包越来越多，直到网络带宽被全部占用，导致上位机软件崩溃。所以在考虑支持Jumbo帧之前，应先充分权衡这些优势与不足。5结束语系统硬件设备与上位机软件配合工作，可以较好地完成双路彩色PAL制数据流的采集任务。通过实际测试与分析，采用Jumbo帧进行传输，有效地减少了软件运行过程中的系统中断数，从而限度地降低了CPU的占用。利用搭建起来的千兆以太网运行环境，可以扩展类似的高速数据传输应用。来源：维库电子市场网

在电阻抗多频及参数成像技术中正交序列数字解调法的抗噪性能对信号每周期的采样点数决定，采样点数越多，抗噪性能越高。当采样信号频率很高时，为了在被采样信号的一周期内多采样，就需要提高采样时钟的频率，但是由于系统的ADC器件时钟速率并不能达到要求的高频速率或者存储处理速度等不能满足要求因此我们可以采用低速ADC器件通过等效时间采样来对宽带模拟信号进行数据采集从而使系统易于实现。1等效时间采样原理等效时间采样技术是把周期性或准周期性的高频、快速信号变换为低频的慢速信号。在电路上只对取样前的电路具有高频的要求，大大降低采样变换后的信号处理、显示电路对速度的要求，简化了整个系统的设计难度。等效时间采样分为顺序采样（sequentialequivalentsampling）、随机采样（randomequivalentsampling）以及结合这两种方式的混合等效采样（compoundequivalentsampling）。在下面我将介绍等效时间采样中的混合时间采样，对于周期性信号的等效时间采样如图1（a）所示。在周期中的横轴（时间）的第2与第6处的时钟上升沿对模拟信号进行采样，图中的箭头表示采样时刻。在一个周期中可以采集两个点，紧接着在第二个周期横轴的第11与第15处的时钟上升沿对模拟信号进行采样。为了方便观察在此将至第五周期的波形纵向排列。可以看到第二周期比周的采样点距离各自周期起始点的时间晚了一个时钟周期。第三周期比第二周的采样点距离第三周期起始点的时间晚了一个时钟周期。在第四周期进行采样时我们可以发现第二个采样点已经进入第五周期。如果我们在第五周期周试图继续用以上方式进行采样即第五周期比第四周的采样点距离起始点的时间晚一个时钟周期，那么我们会发现在第五周期的采样起始点采样到的值重复了周期采样到的数值。所以此时我们可以终止采样那么我们就得到了如图1中的第6个波形示意图所表示的在一个周期的正弦波形中采到的8个数据点。我们通过将高频时钟进行分频已达到或者接近满足处理速度时钟要求。在图1（b）中幅度的时钟信号为采样时钟。由图1（b）可以很清楚的看到分频后的时钟波形，分频后的时钟波形在时钟的上升沿对信号进行采样，那么就会得到如图1（a）中所表示的等效时间采样。2基于FPGA的等效时间采样实现2.1系统硬件实现框图系统的总体框图如图2，FPGA控制的等效采样时钟连接到ADC器件的时钟部分，ADC器件在时钟的控制下对宽带模拟信号进行采样，采集到的数据传送到FPGA中的FIFO，FPGA再将FPGA中FIFO的数据传递到USB中的FIFO，然后USB将USB中FIFO数据推送到计算机，计算机对接收到的数据进行重构处理。对于信号周期的获取，在电阻抗多频及参数成像技术中采集信号的周期是由发送信号的周期决定，而对于其他复杂周期信号的周期获得可以通过所采用的方法获得。2.2等效时间采样时钟的程序实现图3展示了基于FPGA生成的等效时间采样模块的输入端口与输出端口。其中CLK表示高频时钟的输入，RESET表示的是复位输入端，FREN_CON表示的是分频控制输入用于控制高频时钟的分频数，SANM_CONT表示的是模拟信号的周期包含多少个高频时钟信号的波形，CLK_ADC_OUT表示的是输出时钟端口，此端口连接到模数转换器件（ADC）的时钟输入端口。3波形仿真波形仿真是以模拟信号的一周期等于8个CLK时钟周期，CLK_ADC_OUT是对CLK进行4分频且分频后的时钟占空比为50%为假设的。1号箭头指向的时钟上升沿标志着周期结束，上升沿之后进入第二周期。同理，2号箭头所指时钟的上升沿标志着第二周期的结束，上升沿之后标志着进入第三周期。在个周期中从CLK的个上升沿开始计时同时对CLK进行分频可以得到CLK_ADC_OUT时钟信号，在周期中在CLK的第二个上升沿CLK_ADC_OUT电平翻转（存在延时），在第二周期中在第三个上升沿CLK_ADC_OUT电平翻转，在第三个周期中在CLK的第四个上升沿CLK_ADC_OUT电平翻转。可以看出波形仿真图是对图1（a）、（b）两图表达时钟的实现。在这里应该注意到，在周期中虽然也有8个CLK的上升沿，但是并没有表示出如1号箭头所指CLK时钟上升沿之后与第二周期个CLK时钟上升沿之间的波形。本文介绍了等效时间采样的基本原理、系统实现的具体方案。等效时间采样技术实现了利用低速的ADC器件对宽带模拟信号的采集，降低了系统对ADC器件的要求以及系统实现的复杂度。本文介绍的等效时间采样技术由于使用了FPGA采样技术，使得在被采样信号的一个周期中相较于一个周期仅能采集一个点的顺序等效时间采样有很大的提高，并且可以控制被采集信号一个周期中的采集点数从而可以根据后续器件处理速度实现变频控制采样。通过FPGA实现等效采样时间，降低了系统实现的复杂度，同时可以十分方便的对代码进行修改使系统的调试更加简便。来源：维库电子市场网

摘要串行接口常用于芯片至芯片和电路板至电路板之间的数据传输。随着系统带宽不断增加至多吉比特范围，并行接口已经被高速串行链接，或SERDES（串化器/解串器）所取代。起初，SERDES是独立的ASSP或ASIC器件。在过去几年中已经看到有内置SERDES的FPGA器件系列，但多见于高端FPGA芯片中，而且价格昂贵。本方案是以CME的低功耗系列FPGA的HR03为平台，实现8/10b的SerDes接口，包括SERDES收发单元，通过完全数字化的方法实现SERDES的CDR（ClockDataRecovery，时钟数据恢复），完成100~200Mhz的板间SERDES单通道通信，该SERDES接口方案具有成本低、灵活性高、研发周期短等特点。1硬件接口：硬件的接口如上图所示，主要包括发送与接收模块。发送模块包括8b/10b编码器，并串转换器，锁相环（PLL）频率合成器和发送器，接收模块包括8b/10b解码器，Comma检测器，串并转换器，时钟数据恢复器（CDR）和接收器。8b/10b编码器用于将从上层协议芯片发送过来的字节信号映射成直流平衡的10位8b/10b编码，并串转换用于将10位编码结果串行化，并串转换所需的高速、低抖动时钟由锁相环提供，发送器用于将CMOS电平的高速串行码流转换成抗噪声能力较强的差分信号，经背板连接或光纤信道发送到接收机。在接收端，接收器将接收到的低摆幅差分信号还原为CMOS电平的串行信号，CDR从串行信号中抽取时钟信息，完成对串行数据的采样，串并转换利用CDR恢复的时钟，将串行信号转换成10位的并行数据，Comma检测器检测特殊的Comma字符，调整字边界，字边界正确的并行数据经过8b/10b解码，还原为字节信号，传送到上层协议芯片，完成整个信息传输过程。实际的设计中，CDR部分是由纯逻辑电路完成的，为设计的的部分，下面将介绍数字CDR在HR03的实现方案。2数字CDR：CDR模块作用是从数据中恢复嵌入的时钟，然后接收器按照恢复的时钟进行数据位对齐并通过comma进行字对齐。，将数据进行8b/10b解码，供系统使用。本方案采用同频多相的时钟采样方法，具体实现过程利用PLL产生4个时钟频率相同，相位相差90度的时钟，分别为clk0、clk90、clk180、clk270，这四个时钟输出完全同步，利用4个时钟对数据进行采样，以获得4倍过采样的效果，具体的实现过程如下图所示：在数据时钟恢复时，将到来的数据分别输入到四个触发器，分别用4个不同的相位进行采样，要注意保证从输入引脚到四个触发器的延迟基本一致。列触发器的触发分别由时钟CLK0、CLK90、CLK180、CLK270的上升沿触发，按照这样的方式来触发就可以得到四个数据采样点。这样就将原始时钟周期分成了四个单独的90度的区域，如果系统时钟为200MHz，上图所示的电路就相当于产生了800MHz的采样速率。仅通过一阶的触发器，输出的采样数据存在亚稳态的问题，因此需对采样点作进一步的处理。这里可将四个采样点通过进一步的触发，除掉亚稳态的问题，从而使采样点移到下一个相同的时钟域。通常，亚稳态的去除要经过两三级的处理，这就使得在有效数据输出前会有数位无效的数据，在数据采样的个阶段，电路检测数据线上数据的传输。当检测到有数据传输时，对传输数据的有效性进行确认。确认数据有效后，输出高电平来指示采样点有数据传输。因为终有四个输出，所以需要一个复用器来选择数据。发送数据与采样时钟的对应关系如上图所示，其对应关系分为4种情况，每种情况下对应一个的采样时钟，系统通过对数据边沿位置信息的判断，来确定哪路时钟为采样时钟，并利用复用器从选定的时钟域中选择数据位，例如检测电路确定从时钟域A中采样的数据有效，那么将时钟域Ａ中采样的数据通过输出端输出。3结束语：通过对纯数字电路的CDR电路，在没有硬核的支持下，完成了FPGA上SERDES的接口设计，并通过实验的传输测试，在HR03的FPGA上，可完成100~200Mbps的数据传输。来源：维库电子市场网

1FPGA浮点运算推陈出新以往FPGA在进行浮点运算时，为符合IEEE754标准，每次运算都需要去归一化和归一化步骤，导致了极大的性能瓶颈。因为这些归一化和去归一化步骤一般通过FPGA中的大规模桶形移位寄存器实现，需要大量的逻辑和布线资源。通常一个单浮点加法器需要500个查找表(LUT)，单浮点要占用30%的LUT，指数和自然对数等更复杂的数学函数需要大约1000个LUT。因此随着DSP算法越来越复杂，FPGA性能会明显劣化，对占用80%～90%逻辑资源的FPGA会造成严重的布线拥塞，阻碍FPGA的快速互联，终会影响时序收敛。为解决以上问题，2010年Altera在DSPBuilder模块库中引入了融合数据通路设计。它将基本算子组合在一个函数或者数据通路中，通过分析数据通路的位增长，选择归一化输入，为数据通路分配足够的，尽可能消除归一化和去归一化步骤。这一优化平台将定点DSP模块与可编程软核逻辑相结合，避免了大量使用这类桶形移位寄存器。与使用几种基本IEEE754算子构成的等价数据通路相比，减少了50%的逻辑，延时减小了50%。并且，这一方法总的数据一般高于使用基本IEEE754浮点算子库的方法。在AlteraArria10和Stratix10器件中的硬核浮点DSP模块开发出来之前，融合数据通路方法的浮点运算性能和效率是业界的。表1显示了Cholesky求解器运行在StratixV版DSP开发套件上的结果，形式是Ax=B，使用了DSPBuilder模块库中的融合数据通路设计流程。一般来说Cholesky的输入矩阵函数规模大、延时长，因此很难在FPGA硬件中实现，但具有融合数据通路的DSPBuilder模块库的浮点运算占用的逻辑只是基本浮点乘法器的3到4倍，并会在每一时钟周期产生一个结果，从而可实现相应规模的Cholesky求解。随着AlteraDSP模块体系结构的进步和软件工具的不断优化，目前Altera已可在FPGA中实现高性能浮点运算，Altera的Arria10和Stratix10器件中的硬核浮点DSP模块就是业界的浮点解决方案的代表。2硬核浮点DSP提高设计效能加快上市在Arria10和Stratix10器件中的硬核浮点DSP模块不仅提高了运算性能，还可加快产品上市时间。在提高运算性能方面，主要体现在三个方面：一是可节省逻辑资源的使用。采用Arria10和Stratix10器件中的硬核浮点DSP模块，FPGA系统克服了前述提到的限制性能的挑战。在过去，需要使用定点乘法器和FPGA逻辑来实现浮点运算功能，Altera的硬核浮点DSP几乎不使用现有FPGA浮点计算所需要的逻辑资源，并且，桶形移位寄存器可在硬核DSP模块中实现，就避免了使用宝贵的FPGA资源运行归一化和归一化函数。采用硬核浮点DSP模块内置这一创新体系结构，不仅节省了很多的逻辑资源，时序收敛或者fMAX要求也不再受限于次优布线，从而保证了使用80%至90%逻辑资源的FPGA仍能保持较高的fMAX性能。二是提高了数字。硬核浮点DSP模块支持很多复数浮点运算，包括累乘法、加减法等，其浮点输出都符合IEEE754标准，从而保证了在具有高分辨率要求的应用中其数值的一致性。过去FPGA实现浮点运算是在内部数据通路上使用二进制补码表示。在算法输入输出时，这一内部二进制补码表示与IEEE754格式相互转换。这在解决桶形移位寄存器占用资源方面至关重要，但实际输出值与MATLAB/Simulink模型值相比会有所偏差。但是，在采用了Arria10和Stratix10器件中的硬核浮点模块后，实际输出值与Simulink模型显示的高度一致。三是提高了能效。Arria10和Stratix10器件还在FPGA业界实现了能效的浮点，每瓦分别是50GFLOP和100GFLOPS，极大地减少了以前进行浮点运算时所需要的逻辑和布线资源，从而大幅度降低了内核动态功耗。而在加快产品上市方面，FPGA中集成的硬核浮点DSP支持很多常见的DSP模型和仿真环境，可无缝实现优化浮点运算。在从军事领域的雷达到通信系统等各种应用中，Arria10和Stratix10器件为设计人员提供了更高效的设计，平均可将设计时间缩短6-12个月。一方面是因为不需要额外的转换过程。在前几代FPGA中要实现高性能浮点运算，需要进行转换，将浮点转换为定点，在FPGA中实现，在定点实现中分析、转换并验证浮点算法。这种转换过程一般步骤繁琐。此外，这一过程完成后，还需验证转换过程当中的准确率。如果设计方面有任何的修改或变化，都需要重新把这些流程再进行一遍，持续进行转换。另一方面是因为Altera提供了易用的设计工具。Altera优异的DSP设计工具包括为硬件设计人员、基于模型的设计人员提供的DSPBuilder，以及为软件编程人员提供的面向OpenCL的软件开发套件(SDK)。利用这些工具，设计人员完全不需要浮点到定点的转换过程，相应地在实现过程中也不需要调试，在几分钟内就可以完成系统定义和仿真，直至系统实现。当使用DSPBuilder或者面向OpenCL的SDK设计算法，设计人员能够将开发精力集中在算法定义和迭代上，而不是设计硬件，帮助他们缩短了开发和验证时间。来源：维库电子市场网

FPGA（Field－ProgrammableGateArray），即现场可编程门阵列，它是在PAL、GAL、CPLD等可编程器件的基础上进一步发展的产物。它是作为专用集成电路（ASIC）领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。FPGA的开发相对于传统PC、单片机的开发有很大不同。FPGA以并行运算为主，以硬件描述语言来实现；相比于PC或单片机（无论是冯诺依曼结构还是哈佛结构）的顺序操作有很大区别，也造成了FPGA开发入门较难。目前国内有的FPGA外协开发厂家，开发展基本电路如下：蜂鸣器电路如图3.47所示。FM信号由FPGA的I/O口控制。当FM为高电平时，Q1的BE导通，则CE导通，蜂鸣器的5V和GND形成回路，发出声音。当FM为低电平时，Q1的BE断开，则CE断开，蜂鸣器的5V和GND断开，因此没有电流流过蜂鸣器，蜂鸣器便不发声。在后面的实验中，我们可以使用PWM信号，即以固定的时高时低的电平控制Q1的导通与否，然后达到蜂鸣器的时断时开，人耳听到的便是不同频率的声响。图3.47蜂鸣器驱动电路8个LED指示灯的电路如图3.48所示，他们公共端接电源3.3V，另一端连接FPGA的I/O口。若输出高电平，LED熄灭；若输出低电平，则LED点亮。这8个LED的接口是与数码管的段选信号复用的。图3.488个LED指示灯电路3位的拨码开关电路如图3.49所示。图3.49拨码开关电路如图3.50，我们可以对照实物，默认3个拨码开关应该都是拨向左侧（即1、2、3标记侧），在电路图上就是VCC3.3上拉一侧。就是说，默认情况下，3个连接FPGA的I/O口的信号SW_MODE1、SW_MODE2、SW_MODE3均为高电平。若拨码开关被拨到右侧（即标记ON侧），则采集到的输入就是低电平了。图3.50拨码开关实物照片数码管电路如图3.51所示。SEG_CS0、SEG_CS1、SEG_CS2、SEG_CS3这4个信号对应控制数码管4位显示的片选信号，低电平有效，若4个片选信号都为0，则4位数码管都能点亮显示。LED0-7则也被复用为数码管的段选信号，控制一个数码管的对应段LED的亮灭状态，这一组信号对于4位的数码管是共用的。在实际控制时，我们一般会分时点亮需要显示的各个位数码管，只要时间控制得合理，人眼是很容易被“蒙骗”的，我们很容易就能看到4个不同的数字显示在数码管上。图3.51数码管驱动电路A/D芯片的电路如图3.52所示。它通过一个单向（从A/D芯片到FPGA）数据传输的SPI接口与FPGA相连。FPGA通过这组SPI接口读取当前模拟电压值。为了得到不同的模拟电压值，我们的板子在A/D芯片的模拟输入端设置了一个3.3V的分压电阻，当跳线帽连接了P3的1-2引脚时，调节可变电阻R24的阻值便能改变当前A/D采样的数据。跳线帽若连接P3的2-3引脚，则AD芯片的输入模拟电压来自于D/A芯片的当前输出。图3.52A/D芯片驱动电路D/A转换电路如图3.53所示。这个D/A芯片通过I2C接口与FPGA连接，FPGA通过这组I2C接口输出数据，相应D/A芯片的VOUT输出模拟电压值。若跳线帽连接P2的1-2引脚，则不同的模拟电压值输出驱动D9指示灯呈现不同的亮度。图3.53D/A芯片驱动电路FPGA（现场可编程逻辑器件）产品的应用领域已经从原来的通信扩展到消费电子、汽车电子、工业控制、测试测量等广泛的领域。而应用的变化也使FPGA产品近几年的演进趋势越来越明显：一方面，FPGA供应商致力于采用当前的工艺来提升产品的性能，降低产品的成本；另一方面，越来越多的通用IP（知识产权）或客户定制IP被引入FPGA中，以满足客户产品快速上市的要求。此外，FPGA企业都在大力降低产品的功耗，满足业界越来越苛刻的低功耗需求。来源：维库电子市场网

本文详细阐述了混合集成电路电磁干扰产生的原因,并结合混合集成电路的工艺特点提出了系统电磁兼容设计中应注意的问题和采取的具体措施,为提高混合集成电路的电磁兼容性奠定了基础。1引言混合集成电路(HybridIntegratedCircuit)是由半导体集成工艺与厚(薄)膜工艺结合而制成的集成电路。混合集成电路是在基片上用成膜方法制作厚膜或薄膜元件及其互连线,并在同一基片上将分立的半导体芯片、单片集成电路或微型元件混合组装,再外加封装而成。具有组装密度大、可靠性高、电性能好等特点。随着电路板尺寸变小、布线密度加大以及工作频率的不断提高,电路中的电磁干扰现象也越来越突出,电磁兼容问题也就成为一个电子系统能否正常工作的关键。电路板的电磁兼容设计成为系统设计的关键。2电磁兼容原理电磁兼容是指电子设备和电源在一定的电磁干扰环境下正常可靠工作的能力,同时也是电子设备和电源限制自身产生电磁干扰和避免干扰周围其它电子设备的能力。任何一个电磁干扰的发生必须具备三个基本条件:首先要具备干扰源,也就是产生有害电磁场的装置或设备;其次是要具有传播干扰的途径,通常认为有两种方式:传导耦合方式和辐射耦合方式,第三是要有易受干扰的敏感设备。因此,解决电磁兼容性问题应针对电磁干扰的三要素,逐一进行解决:减小干扰发生元件的干扰强度;切断干扰的传播途径;降低系统对干扰的敏感程度。混合集成电路设计中存在的电磁干扰有:传导干扰、串音干扰以及辐射干扰。在解决EMI问题时,首先应确定发射源的耦合途径是传导的、辐射的,还是串音。如果一个高幅度的瞬变电流或快速上升的电压出现在靠近载有信号的导体附近,电磁干扰的问题主要是串音。如果干扰源和敏感器件之间有完整的电路连接,则是传导干扰。而在两根传输高频信号的平行导线之间则会产生辐射干扰。3电磁兼容设计在混合集成电路电磁兼容性设计时首先要做功能性检验,在方案已确定的电路中检验电磁兼容性指标能否满足要求,若不满足就要修改参数来达到指标,如发射功率、工作频率、重新选择器件等。其次是做防护性设计,包括滤波、屏蔽、接地与搭接设计等。第三是做布局的调整性设计,包括总体布局的检验,元器件及导线的布局检验等。通常,电路的电磁兼容性设计包括:工艺和部件的选择、电路布局及导线的布设等。3.1工艺和部件的选取混合集成电路有三种制造工艺可供选择,单层薄膜、多层厚膜和多层共烧厚膜。薄膜工艺能够生产高密度混合电路所需的小尺寸、低功率和高电流密度的元器件,具有高质量、稳定、可靠和灵活的特点,适合于高速高频和高封装密度的电路中。但只能做单层布线且成本较高。多层厚膜工艺能够以较低的成本制造多层互连电路,从电磁兼容的角度来说,多层布线可以减小线路板的电磁辐射并提高线路板的抗干扰能力。因为可以设置专门的电源层和地层,使信号与地线之间的距离仅为层间距离。这样,板上所有信号的回路面积就可以降至,从而有效减小差模辐射。其中多层共烧厚膜工艺具有更多的优点,是目前无源集成的主流技术。它可以实现更多层的布线,易于内埋元器件,提高组装密度,具有良好的高频特性和高速传输特性。此外,与薄膜技术具有良好的兼容性,二者结合可实现更高组装密度和更好性能的混合多层电路。混合电路中的有源器件一般选用裸芯片,没有裸芯片时可选用相应的封装好的芯片,为得到的EMC特性,尽量选用表贴式芯片。选择芯片时在满足产品技术指标的前提下,尽量选用低速时钟。在HC能用时绝不使用AC,CMOS4000能行就不用HC。电容应具有低的等效串联电阻,这样可以避免对信号造成大的衰减。混合电路的封装可采用可伐金属的底座和壳盖,平行缝焊,具有很好的屏蔽作用。3.2电路的布局在进行混合微电路的布局划分时,首先要考虑三个主要因素:输入/输出引脚的个数,器件密度和功耗。一个实用的规则是片状元件所占面积为基片的20%,每平方英寸耗散功率不大于2W。在器件布置方面,原则上应将相互有关的器件尽量靠近,将数字电路、模拟电路及电源电路分别放置,将高频电路与低频电路分开。易产生噪声的器件、小电流电路、大电流电路等应尽量远离逻辑电路。对时钟电路和高频电路等主要干扰和辐射源应单独安排,远离敏感电路。输入输出芯片要位于接近混合电路封装的I/O出口处。高频元器件尽可能缩短连线,以减少分布参数和相互间的电磁干扰,易受干扰元器件不能相互离得太近,输入输出尽量远离。震荡器尽可能靠近使用时钟芯片的位置,并远离信号接口和低电平信号芯片。元器件要与基片的一边平行或垂直,尽可能使元器件平行排列,这样不仅会减小元器件之间的分布参数,也符合混合电路的制造工艺,易于生产。在混合电路基片上电源和接地的引出焊盘应对称布置,均匀地分布许多电源和接地的I/O连接。裸芯片的贴装区连接到负的电位平面。在选用多层混合电路时,电路板的层间安排随着具体电路改变,但一般具有以下特征。(1)布线层应尽量安排与电源或地平面相邻以产生通量对消作用。(2)电源和地层分配在内层,可视为屏蔽层,可以很好地抑制电路板上固有的共模RF干扰,减小高频电源的分布阻抗。(3)板内电源平面和地平面尽量相互邻近,一般地平面在电源平面之上,这样可以利用层间电容作为电源的平滑电容,同时接地平面对电源平面分布的辐射电流起到屏蔽作用。3.3导线的布局在电路设计中,往往只注重提高布线密度,或追求布局均匀,忽视了线路布局对预防干扰的影响,使大量的信号辐射到空间形成干扰,可能会导致更多的电磁兼容问题。因此,良好的布线是决定设计成功的关键。3.3.1地线的布局地线不仅是电路工作的电位参考点,还可以作为信号的低阻抗回路。地线上较常见的干扰就是地环路电流导致的地环路干扰。解决好这一类干扰问题,就等于解决了大部分的电磁兼容问题。地线上的噪音主要对数字电路的地电平造成影响,而数字电路输出低电平时,对地线的噪声更为敏感。地线上的干扰不仅可能引起电路的误动作,还会造成传导和辐射发射。因此,减小这些干扰的重点就在于尽可能地减小地线的阻抗(对于数字电路,减小地线电感尤为重要)。地线的布局要注意以下几点:(1板上装有多个芯片时,地线上会出现较大的电位差,应把地线设计成封闭环路,提高电路的噪声容限。(2)同时具有模拟和数字功能的电路板,模拟地和数字地通常是分离的,只在电源处连接。(3)根据不同的电源电压,数字电路和模拟电路分别设置地线。(4)公共地线尽可能加粗。在采用多层厚膜工艺时,可专门设置地线面,这样有助于减小环路面积,同时也降低了接受天线的效率。并且可作为信号线的屏蔽体。(5)应避免梳状地线,这种结构使信号回流环路很大,会增加辐射和敏感度,并且芯片之间的公共阻抗也可能造成电路的误操作。3.3.2电源线的布局一般而言,除直接由电磁辐射引起的干扰外,经由电源线引起的电磁干扰为常见。因此电源线的布局也很重要,通常应遵守以下规则。(1)芯片的电源引脚和地线引脚之间应进行去耦。去耦电容采用0.01uF的片式电容,应贴近芯片安装,使去耦电容的回路面积尽可能减小。(2)选用贴片式芯片时,尽量选用电源引脚与地引脚靠得较近的芯片,可以进一步减小去耦电容的供电回路面积,有利于实现电磁兼容。(3)电源线尽可能靠近地线以减小供电环路面积,差模辐射小,有助于减小电路交扰。不同电源的供电环路不要相互重叠。(4)采用多层工艺时,模拟电源和数字电源分开,避免相互干扰。不要把数字电源与模拟电源重叠放置,否则就会产生耦合电容,破坏分离度。(5)电源平面与地平面可采用完全介质隔离,频率和速度很高时,应选用低介电常数的介质浆料。电源平面应靠近接地平面,并安排在接地平面之下,对电源平面分布的辐射电流起到屏蔽作用。3.3.3信号线的布局在使用单层薄膜工艺时,一个简便适用的方法是先布好地线,然后将关键信号,如高速时钟信号或敏感电路靠近它们的地回路布置,对其它电路布线。信号线的布置根据信号的流向顺序安排,使电路板上的信号走向流畅。如果要把EMI减到,就让信号线尽量靠近与它构成的回流信号线,使回路面积尽可能小,以免发生辐射干扰。低电平信号通道不能靠近高电平信号通道和无滤波的电源线,对噪声敏感的布线不要与大电流、高速开关线平行。如果可能,把所有关键走线都布置成带状线。不相容的信号线(数字与模拟、高速与低速、大电流与小电流、高电压与低电压等)应相互远离,不要平行走线。信号间的串扰对相邻平行走线的长度和走线间距极其敏感,所以尽量使高速信号线与其它平行信号线间距拉大且平行长度缩小。导带的电感与其长度和长度的对数成正比,与其宽度的对数成反比。因此,导带要尽可能短,同一元件的各条地址线或数据线尽可能保持长度一致,作为电路输入输出的导线尽量避免相邻平行,在之间加接地线,可有效抑制串扰。低速信号的布线密度可以相对大些,高速信号的布线密度应尽量小。在多层厚膜工艺中,除了遵守单层布线的规则外还应注意:尽量设计单独的地线面,信号层安排与地层相邻。不能使用时,必须在高频或敏感电路的邻近设置一根地线。分布在不同层上的信号线走向应相互垂直,这样可以减少线间的电场和磁场耦合干扰;同一层上的信号线保持一定间距,用相应地线回路隔离,减少线间信号串扰。每一条高速信号线要限制在同一层上。信号线不要离基片边缘太近,否则会引起特征阻抗变化,而且容易产生边缘场,增加向外的辐射。3.3.4时钟线路的布局时钟电路在数字电路中占有重要地位,同时又是产生电磁辐射的主要。一个具有2ns上升沿的时钟信号辐射能量的频谱可达160MHz。因此设计好时钟电路是保证达到整个电路电磁兼容的关键。关于时钟电路的布局,有以下注意事项:(1)所有连接晶振输入/输出端的导带尽量短,以减少噪声干扰及分布电容对晶振的影响。(2)晶振电容地线应使用尽量宽而短的导带连接至器件上;离晶振近的数字地引脚,应尽量减少过孔。(3)不要采用菊花链结构传送时钟信号,而应采用星型结构,即所有的时钟负载直接与时钟功率驱动器相互连接。4结束语文章创新点:从提高系统电磁兼容性出发,结合混合集成电路工艺特点,提出了在混合集成电路设计中应注意的问题和采取的具体措施。来源：维库电子市场网

在以单片机、DSP等处理器为的数字系统中，看门狗是不可缺少的一部分，特别是在对可靠性要求极高的系统中，如箭上伺服控制器，由于箭体内强弱电交叉使用，或者地面测试环境复杂多变，会产生诸多干扰和辐射。它们的冲击会使CPU在执行指令时的地址码或操作码发生变化，甚至将操作数作为操作码执行，导致程序跑飞。为使系统在规定时间内重新正常工作，一种有效的措施是采用硬件看门狗技术。本设计的初思路：实现高可靠性数字伺服控制器软、硬件看门狗的双冗余设计要求，目前缺少军品级国产化硬件看门狗器件，在满足系统要求的情况下减少元器件的种类。1看门狗技术的实现方式看门狗实现方式可分为以下两种：硬件看门狗——采用一个独立于CPU的定时器电路或芯片，如MAX706或TPS3823等，周期性地产生复位脉冲，而CPU必须及时“喂狗”(在复位脉冲发出前对此定时器进行清零处理)，否则看门狗发挥作用，复位脉冲会使CPU重启。软件看门狗——利用CPU内部的定时器中断替代看门狗定时器电路，在中断程序中复位CPU,这同样发挥了看门狗的作用。但由于CPU中断存在优先级、屏蔽以及中断自身故障等原因，都可能导致软件看门狗工作异常。软件看门狗往往采用一些其他软件设计措施提高其可靠性。2基于CPLD的硬件看门狗设计2.1硬件平台此设计基于箭上数字伺服控制器，以TI公司的TMS320F2812(下面简称为DSP)为控制，SM1032则用来实现对A/D、D/A和1553B总线的片选信号和逻辑控制信号译码，并在此基础上增加了硬件看门狗功能。与其相关的电路连接如图1所示，其中看门狗使能信号EN与DSP_JTAG电路相连，在DSP程序或在线仿真时可通过专用的JTAG工装电缆禁止看门狗功能，防止看门狗的误操作。图1TMS3320F2812电路接线图本设计适用于以微控制器与FPGA或CPLD联合使用的数字控制系统中。利用FPGA或CPLD的剩余资源设计看门狗模块，相当于硬件看门狗的一种，其基本功能和特点有：当软件跑飞且主控芯片内部看门狗工作异常时，可为系统进行复位操作;可关闭主控芯片内部的软件看门狗，优化软件代码;可节省专用的看门狗芯片，且在不同时序要求上灵活修改;可根据系统要求增加与主控芯片的握手信号。2.2DSP上电过程及复位时序分析DSP上电初始化时序如图2所示。WDT是喂狗信号输出，在定时器中断或主循环中使其电平周期性取反;RST是上电复位信号。Trst是上电复位信号的脉宽，约为100ms;Twork是从上电时到首次进入定时器中断程序的时间，约为130ms。在主程序中首先使WDT输出低电平，则从上电复位完成到WDT变为低电平的时间A为DSP复位后自身的各项配置所占用的时间。在定时器中每次取反WDT信号，则到WDT次变为高电平的时间B为各软件模块及中断初始化所占用的时间。A+B为系统初始化所用的时间，约为30ms。图2DSP上电初始化时序由此可见，如果系统程序跑飞，则每次复位都要经过A、B两个过程，约30ms的时间;那么在CPLD软件的看门狗模块中，每次在给出复位信号后都要等待DSP的初始化完成(约30ms)后再开始对喂狗信号监测并计时。选择看门狗定时器溢出上限以5ms为例，从程序跑飞到重新正常运行大约35ms。设定控制系统给伺服发送控制指令信号的周期是20ms，伺服机构常态速度10°/s，速度是20°/s，20ms的时间摆动的角度是0.2°和0.4°，该角度是其控制姿态的步长，因此35ms以内的热复位时间多丢失两条指令，伺服机构在可控范围之内。此外，软件代码还有一定的优化余量，初始化时间和看门狗定时器溢出上限还可进一步减少。2.3看门狗设计要考虑的几点问题①喂狗方式：可分为电平喂狗和边沿喂狗，本设计采用后者。与电平喂狗相比较，边沿喂狗在状态机的设计中可以减少状态数量，从而节省CPLD资源，且DSP的喂狗也很容易，只要取反WDT电平，就可被认为已喂狗，简化软件代码。②定时器溢出上限：根据具体需要灵活设定，这里暂定5ms。③输出系统复位信号脉宽：这里只要超过DSP所需的512个时钟周期即可，以30MHz晶振为例，时长约为171μs。④系统上电初始化时间：系统上电复位后DSP需要一断时间初始化，而这段时间内不能喂狗，所以CPLD不能检测是否有喂狗信号，否则会造成连续的错误复位，使DSP无法正常工作，因此在CPLD代码设计时需要越过初始化阶段再去检测喂狗信号。⑤与主控芯片的握手信号：根据系统任务需求，可增加与主控芯片的握手信号。例如，当主控芯片需要实现总线写程序功能时，对DSP片内的Flash进行写操作，此时不能对DSP进行复位，DSP也无法输出喂狗信号，这就需要在总线写程序之前通过总线与CPLD实现握手与应答，关闭看门狗功能，程序写入完成后系统重新加电即可正常工作。为了简化功能描述，本设计未加入握手设计。2.4看门狗状态机的设计此设计采用Mealy型状态机，使用VerilogHDL语言编写代码，信号、寄存器说明如下所示：Count，时间计数器;NUM1，定时器溢出上限(5ms);NUM2，输出复位脉冲宽度(大于171μs);NUM3，上电复位后等待DSP初始化的时间(30ms);WDT_flag，3位宽移位寄存器，接收喂狗信号，比较首末位是否相等来判断是否有喂狗信号;SYS_RST，看门狗输出的系统复位信号;WAIT、IDLE、ADDING、ERROR、KEEPING，状态机的5个状态;EN，看门狗功能使能信号，高电平禁止，低电平使能。图3为状态转移图。在任意状态时如果EN使能信号被禁止，则状态机进入IDLE状态。在图上不一一标出EN的条件转移曲线。系统上电复位后进入WAIT状态，等待NUM3时间使DSP完成初始化;进入IDLE状态，如使能看门狗功能;进入ADDING状态累加计时，如果在限定时间NUM1内监测到喂狗信号，表明程序运行正常，返回IDLE状态等待下喂狗信号，如果超过NUM1未收到喂狗信号，认为程序已经跑飞，进入EEROR状态;EEROR状态中输出复位信号并清零计数器;进入KEEPING状态，使低电平保持一段时间NUM2，这段时间超过DSP所需的复位时间即可;进入WAIT状态，复位后重新等待DSP完成初始化，循环往复。图3状态转移图图4仿真波形13基于CPLD的硬件看门狗的仿真与验证3.1功能仿真使用Modelsim软件进行功能仿真，可以看出EN信号和WDT(喂狗信号)的变化对SYS_RST输出的影响。编写测试文件对EN使能、禁止，WDT信号喂狗间隔小于、大于定时器溢出上限，以及不喂狗等情况进行仿真。仿真波形1如图4所示。EN处于使能状态，WDT在限定时间内有边沿变化时，对应的移位寄存器也发生变化，使WDT_flag[2]!=WDT_flag[0]，喂狗成功，不会输出复位信号;在SYS_RST第二个低电平处，对应的WDT超过了限定时间没有变化，故输出复位信号。仿真波形2如图5所示。由仿真波形可看出，在EN高电平时，不会输出喂狗信号，使能信号测试通过，喂狗信号在EN使能时如不能在限定时间内喂狗，则输出系统复位信号。由仿真波形看出功能得到实现。3.2硬件平台验证图5仿真波形2在伺服控制器上对基于CPLD的硬件看门狗功能进行验证。DSP上电初始化完成后，先正常输出喂狗信号一段时间，然后停止输出喂狗信号，通过示波器捕获CPLD输出的系统复位信号，波形如图6所示，光标1是系统复位信号SYS_RST波形，光标2是DSP输出的喂狗信号WDT波形。从波形图前半段可以看出，WDT正常喂狗时，SYS_RST保持高电平，当WDT保持高电平一段时间后SYS_RST输出低电平，实现系统复位。复位后经过一段时间的初始化过程后，WDT开始正常喂狗。图2看门狗实现复位的波形图通过以上软件的功能仿真和硬件平台上的验证，可以看出，基于FPGA/CPLD的系统外部硬件看门狗的功能得到实现，与预期目标吻合。结语在数字伺服控制系统中，利用其中已包含的CPLD或FPGA电路设计硬件看门狗模块，既可以满足系统对硬件看门狗功能的需求，又可以节省专用的看门狗芯片，节省电路板的空间，提高了系统的可靠性，提高了可编程逻辑器件的资源利用率，并且可以针对不同的系统上电、复位等时序要求灵活配置时间参数。经验证，设计达到了看门狗电路的功能要求，能够有效保证软件的可靠性，亦可应用于其他数字控制系统平台。来源：维库电子市场网

视频图像就是连续的静态图像的序列，是一种对客观事物更为形象，生动地描述。视频图像处理系统即基于图像处理算法对视频图像进行处理的系统。视频图像处理系统跟当代科学技术的发展是密不可分的。一个方面随着计算机技术的发展，CPU计算能力的不断提高，存储空间的大幅度提升，硬件支持方法的多样化极大的推动了视频图像处理系统的发展。另外一个方面，半导体器件和大规模集成电路技术的迅猛发展，以其处理器能力的提升和存储能力的提高也促进了视频图像处理系统的发展。（文后附基于FPGA的运动目标追踪实战项目与相关干货资料链接）1、FPGA视频图像处理开发板视频输入：CVBS、数字摄像头（并口）视频输出：HDMI、VGA、RGB屏CPU：EP4CE15F17C8MCU：：STM32F407VET6方案链接：https://www.cirmall.com/circuit/31202、分享万元DSP开发板设计——基于TMS320DM642的视频图像处理和机械控制（原理图、PCB源文件）前段时间做一个基于TITMS320DM642芯片的项目，主要应用是针对视频图像做一些处理和机械控制。后来因为一些原因，项目中止。因为硬件是我一个人独力设计完成（从项目规划、原理图设计、PCB设计到样机焊接、小系统调试），中间投入了很多精力和感情，不想它被抛弃，尤其是其中的设计理念。声明：仅供学习参考使用，请勿用于商业用途！初学电子的时候总找不到好的学习资料和学习教程，很渴望能有一个完整的项目做学习用却总找不到，即使找到了也是八九十年代的“老”设计，缺乏实用性、完整性和规范性。而这个基于TM320DM642芯片的项目可以说是很适合刚接触电子的人做学习参考用的。方案链接：https://www.cirmall.com/circuit/48183、基于MATLAB的图像傅里叶阿贝图像处理仿真有gui用户界面阿贝成像原理是在透镜后焦面上得到光场空间频率分布的傅里叶变换，成像又是一次逆变换过程，这种变换可以用快速傅里叶变换(FFT)实现，利用阿贝-波特实验装置和空间滤波系统，通过改变频谱改造一幅光学图像，可以进行光学信息处理。程序可以做到如图所示的各项功能，并且设计了gui界面用于用户使用。方案链接：https://www.cirmall.com/circuit/162084、嵌入式数字图像处理电路+源码+论文等嵌入式数字图像处理系统概述：本文介绍的是一种嵌入式数字图象处理平台的实现方案,通过ARM和CPLD技术，构造一个具有通用性、可扩充性、灵活的数字图像处理平台作为嵌入式机器人控制系统的一个子系统。我们采用一种ARM+CPLD+RAM结合的结构，在提供一定的控制能力的基础上，保证了数据采集的快速和完整性。嵌入式数字图像处理系统结构图如下：该结构主要有以下特点：以ARM为主控制器，利用这类32位的微控制器完成对图像数据的简单处理，判断并作出决策，同时还具备构成一个较强的独立控制系统能力。为了兼顾采样速率，采用CPLD+RAM的结构，构造了一个“类DMA”方式的控制器。构成数据缓存的方式还有其他多种，比如采用双口RAM，FIFO等方式，但大多限制于容量和价格因素而未予采用。在图像数据来源方面，主要有两类方案：其一，是采用模拟信号接入并进行编码，将标准的全电视信号转换为数字信号以及对应的同步信号。另外一类就是采用COMS或CCD技术的数字摄像头。在本系统中，因为不需要扩展到对模拟信号的处理，故采用数字摄像头方案作为图像数据来源。方案链接：https://www.cirmall.com/circuit/28445、基于FPGA的图像处理与字符动态显示平台：FPGA，最好是cycloneIV及其以上的平台要求：需要有VGA的驱动芯片和接口，具体可参考这个链接功能简介：1、动态字符显示；2、三原色图像的显示；3、GRB转灰度图并显示4、图像边沿轮廓提取附件说明：1、电路原理图可使用开发板，也可上面的链接；2、代码打开平台，QuartusII13.1以上，工程文件在dev文件夹下以qpf为后缀的文件；3、若有疑问可通过联系作者获得帮助；4、包含两个小工具一个是取模软件、另一个是图像rgb值获取器，关于如何使用这两个软件可联系作者方案链接：https://www.cirmall.com/circuit/26996、第一手官方资料——黑金开发板AX301-FPGA视频图像开发必备（所有的学习例程+SCH+PCB+用户手册）该款FPGA开发平台黑金开发板AX301进行简单的功能介绍：此款开发板使用的是ALERA公司的CYCLONEIV系列FPGA，型号为EP4CE6F17C8，256个引脚的FBGA封装。根据ALTERA官方的数据，CYCLONEIV相对CYCLONEIII来说，功耗减少25%。方案链接：https://www.cirmall.com/circuit/57797、参赛-机器人控制系统-嵌入式数字图像处理全部开源本文介绍一种嵌入式数字图象处理平台的实现方案,通过ARM和CPLD技术，构造一个数字图像处理平台作为嵌入式机器人控制系统的一个子系统。嵌入式数字图像系统需求包括图像采集和分析方面，考虑到作为移动机器人系统应用，因为机器人移动速率比较低的情况下，每秒10到15帧的图像刷新速率基本可以满足系统要求。同时，对图像的分辨率的要求可以在640×480以内的范围内可调，一般情况下选择640×480和320×240两种主要的分辨率模式。作为移动机器人系统，一种无线通信机制应该是必备的组成部分。作为子系统的图像系统来说，一定的无线通信能力也可以满足独立构成控制器的需要。以一种高速通信协议为基础实现图像处理结果上传和指令下载成为了系统需求的一部分。最后，考虑到图像系统有可能单独构成控制器，对其控制能力就提出来更多的要求，比如提供一定数量的GPIO和多种外设功能。附件内容包括：论文一篇，有系统的思路，大体方案，算是粗略参考一下吧原理图一套，共三张代码一套，分：ARM,VHDL,C#三个部分，分别是三个文件夹PPT报告一份，本人就相关主题做的一次报告的PPT，数字图像处理基础，本人论文主题和国外的研究相关情况方案链接：https://www.cirmall.com/circuit/87808、STM32单片机设计车牌识别系统摄像头图像处理90（原理图+源码+pcb+参考论文）产品功能描述：本系统有STM32F103RCT6单片机核心板、2.8寸TFT液晶屏显示、摄像头图像采集OV7670、蜂鸣器、LED电路组成。1、stm32单片机通过摄像头采集图像，并实时驱动TFT液晶屏显示相应图像。2、stm32单片机通过模式识别、匹配货的车牌的识别结果，并在屏幕上进行显示。3、识别主要过程包括图像采集、二值化分析、识别车牌区域、字符分割、字符匹配五个过程。4、车牌锁定后会有蜂鸣器提醒，在分析获取到车牌后对车停留时间进行计时，并进行计费。5、在图像采集界面，通过按键可以进入后台计费界面。在车牌识别后进入计费界面，可以通过按键退出计费界面，回到图像采集界面。注意：单片机处理能力及速率有限，目前识别汉字：渝、辽、沪、浙、苏、粤，车牌图片一定要清晰，无反光，容易识别。车牌识别操作技巧与按键功能说明：1、重要一点，通过摄像头前面螺钮可以调焦，拧到直到液晶显示图像最清晰（一般我们调试好的）。2、尽量让车牌号处于液晶中央位置，让车牌号内容处于两蓝线之间，且两蓝线处于红线上方。3、位置合适后，进入倒计时，到时蜂鸣器会“嘀”的一声响，表示开始分析识别。识别需要一定时间。3.在没有识别出车牌前，按下K1可查看已经识别出的车牌信息，并可看到计费信息（模拟停车场），识别出车牌后，显示车牌信息后，需要按下按键K2，方可返回主界面。方案链接：https://www.cirmall.com/circuit/17675实战项目链接：点击进入来源：电路城

本文通过对多种压缩算法作进一步研究对比后发现，LZO压缩算法是一种被称为实时无损压缩的算法，LZO压缩算法在保证实时压缩速率的优点的同时提供适中的压缩率。如图1(A)给出了Linux操作系统下常见开源压缩算法的压缩速率的测试结果，LZO压缩算法速率极快;如图1(B)给出了Gzip压缩算法和LZO压缩算法的压缩率测试结构，从图中可以看出，LZO压缩算法可以提供平均约50%的压缩率。1LZO压缩算法基本原理分析1.1LZO压缩算法压缩原理LZO压缩算法采用(重复长度L，指回距离D)代替当前已经在历史字符串中出现过的字符串，其中，重复长度是指，后出现的字符串与先出现的字符串中连续相同部分的长度;指回距离是指，先后两个相同字符串之间相隔的距离(每个字节为一个单位);如果没出现过(定义为新字符)，则首先输出新字符的个数，再输出新字符。例如，待处理的字符串为“ABCDEFGHABCDEFJKLM”，压缩算法逐个处理字符，处理ABCDEFGH时没发现重复字符;处理到ABCDEF时发现这些字符在历史字符串中已经出现过，计算重复长度为6，指回距离(当前A离历史A的距离)为8，则用(6,8)代替ABCDEF;处理到JKLM时没发现重复字符，字符串到此处理完毕，则整个字符串被压缩成：(08)hABCDEFGH(6,8)(04)hJKLM，其中h表示16进制。1.2LZO压缩算法编码LZO压缩后的数据需要经过特定的格式进行编码，如图2所示，LZO压缩算法这样做的目的有两方面：调整LZO压缩率，使得LZO适合压缩重复长度短，但指回距离较长的数据;使得解压缩过程更加简单，解压缩速度更快，且不需要额外的内存。2LZO压缩算法硬件设计与加速方案2.1LZO压缩算法硬件结构如图3(A)给出了一种LZO压缩算法的硬件结构，其中输入缓存模块：用于缓存DMA传输的待压缩数据，为高速缓存模块提供数据源用以进行压缩操作;高速缓存模块：临时缓存待压缩数据，为LZSS压缩模块提供待压缩数据，初始化时提前写入一定量的数据;LZSS模块：对待压缩数据进行压缩处理;字典模块：存储压缩过程中产生的压缩信息，例如历史字符串的索引信息，这样便可为后续数据压缩提供历史字符串信息;LZO编码模块：对LZSS压缩后的数据按照LZO编码格式进行编码，并将编码数据组包成固定长度的数据包，方便总线通讯;输出缓存模块：缓存编码后的数据，为DMA读操作提供压缩后的数据源;Avalon总线接口：按照Avalon总线规范对LZO压缩算法模块进行封装，为后续集成SOPC提供准备。2.2LZO压缩算法硬件加速方案(1)分离双端口RAM为了加速LZO压缩算法字符串的比对过程，本文提出如图3(B)所示的分离双端口RAM的结构，图中的多路选择器1用于将待压缩数据交替式写入双端口RAM1和双端口RAM2之一中，多路选择器2用于将读取的数据交替式输出。例如，现有字符ABCDEFGHIJ要存入双端口RAM中，具体如下：ABCD通过多路选择器1被写入RAM1中的data1处，EFGH通过多路选择器1被写入RAM2中的data2处，IJ通过多路选择1被写入data3，此时LZO压缩算法模块需要读取字符串BCDE，则在读取RAM1中data1处的BCD的同时读取RAM2中data2处的E，即给RAM1读地址的同时可以给RAM2读地址，这样同一时刻可以读2处地址对应的内容。相比于一般性双端口RAM结构，本结构可以实现完成读取操作。做进一步扩展可得出如下结论：若RAM的宽度为W，则读取字符数在2W以内时，采用分离双端口RAM结构可以完成读取操作;则读取字符数在2~2W以内时，采用一般性双端口RAM结构可能要读两次。当然，不仅RAM的宽度可以增加，RAM的个数也可以增加，当RAM的宽度和RAM个数越大时，完成读操作只需的可能性就越大。(2)块标记LZO压缩算法在压缩每个数据块之前都要对字典模块进行初始化为0的操作，即对RAM进行写0操作，然而写0操作会耗费若干个周期。若字典模块深度为16K，即RAM的深度为16K，当进行写0操作时至少花费16K个周期。通常解决此类问题的一种方法是采用乒乓操作的方式，即用两个字典来交替处理。为了解决初始化带来的时间花费和资源消耗的问题，本文提出一种如图3(C)所示的块标记字典结构，该结构主要包括：LZSS压缩控制模块，用于产生压缩信息，即字符索引及字符所对应的Hash值;flag产生模块，用于产生0或者1两种flag标识，表示是当前数据块还是历史数据块;信息合并模块，用于将字符索引和flag标识进行合并，然后存入字典模块。整个结构的工作原理可归纳如下：flag标识0或1表示是当前数据块或历史数据块，如压缩个数据块时标识为0，压缩第二个数据块时标识为1，压缩第三个数据块时标识为0，压缩第四个数据块时标识为1，如此进行反复;LZSS压缩控制模块产生字符索引然后与flag进行合并共同存入通过字符计算出的Hash值对应的地址处。例如，现假设已经压缩到第二个数据块，则根据上面的工作原理可知，当前的标识应该为1，在压缩时取出字典中的信息并判断个bit位，如果个bit位为0则说明该压缩信息是历史数据块，压缩信息无效;如果个bit位为1则说明可能是当前数据块(因为也有可能是很久以前的数据块)，根据压缩信息取出相应字符进行比对确认。综上所述，块标记字典结构具有如下特点：无需初始化操作，避免了初始化过程带来的时间花费;摒弃了乒乓操作的思想，节省了乒乓操作带来的大量资源的消耗;该结构在片上资源紧缺的情况下是的选择。(3)字典分离软件在实现LZO压缩算法过程中，当碰撞发生时，LZO压缩算法会进行第二次Hash操作，该次Hash操作在次Hash操作的基础上进行偏移。为了提升LZO压缩算法的压缩率，本文提出一种如图3(D)所示的字典分离的结构，当Hash碰撞发生时，LZO压缩算法进行第二次Hash操作，但第二次Hash操作对应的字符串索引不再存入个字典中，而是单独开辟一块RAM空间进行存储。字典分离结构的总存储空间增加了字典2的大小，这样在压缩文件的过程中，文件的压缩信息量也会增加。可见，该结构可以改进LZO压缩算法的压缩率。3LZO压缩系统集成与测试验证3.1LZO压缩系统硬件结构如图4(A)为LZO压缩系统SOPC硬件结构，内层虚线表示FPGA，虚线内的模块有相应的代码或硬件电路构成，外层虚线表示DE2开发板，开发板提供了相应的资源。图中：PC机通过线将待压缩的数据传送至DE2开发板上的SDRAM，数据经压缩后再经线回传至PC机;NiosII处理器负责与用户交互，对待压缩数据进行管理，控制整个SOPC的正常工作;JTAG-UART用于设计过程中的软件和硬件调试;DMA控制器用于高速数据传输，它将片外SDRAM中的待压缩数据传送到LZO压缩算法模块，将LZO压缩算法模块中被压缩后的数据传送到片外SDRAM中;LZO压缩算法模块用于对用户传输过来的数据进行压缩，它与片外SRAM进行通讯;LCD控制器用于控制LCD的显示，LCD可显示LZO压缩文件开始与结束，增加用户交互的可视性，例如显示待压缩文件的大小，压缩后的文件大小等;PIO控制LED指示灯的亮与灭，LED灯可用于指示LZO压缩文件开始与结束，增加用户交互的可视性;On-chipmemory用于存储系统启动时的软硬件配置等信息;SDRAM控制器用于控制SDRAM与系统数据的交换;SDRAM用于存储指令和数据;SRAM用于存储LZO压缩算法过程中产生的压缩信息，在硬件设计中扮演字典的角色，采用片外SRAM的原因是考虑到FPGA片内资源可能不够使用;以上所有涉及到的模块均采用Avalon总线规范进行数据通信，它们共同挂载到数据总线上，Avalon总线具有自身的仲裁结构、地址分析等功能，易于用户集成开发。3.2开发板简介测试与验证平台如图4(B)所示的DE2开发板，该开发板上的芯片为Altera公司的CycloneIIEP2C35FPGA。选择该开发板作为测试平台主要基于以下考虑：拥有足够的片外存储资源(SDRAM8MB、SRAM512KB);拥有较丰富的片上逻辑资源(35KLEs);拥有丰富的可用于调试的外设(LCD、7-segment-displays);支持NiosII嵌入式软核;成本较低。3.3测试结果及对比针对LZO压缩算法模块和集成后的系统进行板级测试，一方面验证算法模块及集成后的系统的功能正确性，另一方面测试分析算法模块及集成后系统的性能。测试内容包括：数据压缩率(压缩后的文件大小/压缩前的文件大小)，数据压缩速率(单个周期内处理的字节数)。通过图5(A)可知，压缩率提升的是1.pdf文件，提升的是7.mp3文件(音频文件已经采用音频压缩算法压缩过了)，除去值和值后取平均值，则压缩率提升为1.37%;通过图5(B)不难发现，压缩速率提升快的为2.txt文件，提升慢的为10.dll文件，除去值和值后取平均值，则压缩速率提升为4.81倍。来源：维库电子市场网

在高频领域，信号或电磁波必须沿着具有均匀特征阻抗的传输路径传播。当遇到了阻抗失配或不连续现象时，一部分信号将被反射回发送端，剩余部分电磁波将继续传输到接收端。信号反射和衰减的程度取决于阻抗不连续的程度。当失配阻抗幅度增加时，更大部分的信号会被反射，接收端观察到的信号衰减或劣化也就更多。阻抗失配现象在交流耦合(又称隔直)电容的SMT焊盘、板到板连接器以及电缆到板连接器(如SMA)处经常会遇到。在如图1所示的交流耦合电容SMT焊盘的中，沿着具有100Ω差分阻抗和5mil铜箔宽度的PCB走线传播的信号，在到达具有更宽铜箔(如0603封装的30mil宽)的SMT焊盘时将遇到阻抗不连续性。这种现象可以用式(1)和式(2)解释。铜箔的横截面积或宽度的增加将增大条状电容，进而给传输通道的特征阻抗带来电容不连续性，即负的浪涌。为了尽量减小电容的不连续性，需要裁剪掉位于SMT焊盘正下方的参考平面区域，并在内层创建铜填充，分别如图2和图3所示。这样可以增加SMT焊盘与其参考平面或返回路径之间的距离，从而减小电容的不连续性。同时应插入微型缝合过孔，用于在原始参考平面和内层新参考铜箔之间提供电气和物理连接，以建立正确的信号返回路径，避免EMI辐射问题。但是，距离“d”不应增加得太大，否则将使条状电感超过条状电容并引起电感不连续性。式中：条状电容(单位：pF)；条状电感(单位：nH)；特征阻抗(单位：Ω)；ε=介电常数；焊盘宽度；焊盘长度；焊盘和下方参考平面之间的距离；焊盘的厚度。相同概念也可以应用于板到板(B2B)和电缆到板(C2B)连接器的SMT焊盘。下面将通过TDR和插损分析完成上述概念的验证。分析是通过在EMPro软件中建立SMT焊盘3D模型，然后导入KeysightADS中进行TDR和插损仿真完成的。分析交流耦合电容的SMT焊盘效应在EMPro中建立一个具有中等损耗基板的SMT的3D模型，其中一对微带差分走线长2英寸、宽5mil，采用单端模式，与其参考平面距离3.5mil，这对走线从30mil宽SMT焊盘的一端进入，并从另一端引出。图4和图5分别显示了仿真得到的TDR和插损图。参考平面没有裁剪的SMT设计造成的阻抗失配是12Ω，插损在20GHz时为-6.5dB。一旦对SMT焊盘下方的参考平面区域进行了裁剪(其中“d”设为10mil)，失配阻抗就可以减小到2Ω，20GHz时的插损减小到-3dB。进一步增加“d”会导致条状电感超过电容，从而引起电感不连续性，转而使插损变差(即-4.5dB)。分析B2B连接器的SMT焊盘效应在EMPro中建立一个B2B连接器的SMT焊盘的3D模型，其中连接器引脚间距是20mil，引脚宽度是6mil，焊盘连接到一对长5英寸、宽5mil，采用单端模式的微带差分走线，走线距其参考平面3.5mil。SMT焊盘的厚度是40mil，包括连接器引脚和焊锡在内的这个厚度几乎是微带PCB走线厚度的40倍。铜厚度的增加将导致电容的不连续性和更高的信号衰减。这种现象可以分别由图6和图7所示的TDR和插损仿真图中看出来。通过裁剪掉SMT焊盘正下方适当间距“d”(即7mil)的铜区域，可以限度地减小阻抗失配。小结本文的分析证明，裁剪掉SMT焊盘正下方的参考平面区域可以减小阻抗失配，增加传输线的带宽。SMT焊盘与内部参考铜箔之间的距离取决于SMT焊盘的宽度以及包括连接器引脚和焊锡在内的SMT焊盘有效厚度。在PCB投产之前应先进行3D建模和仿真，确保构建的传输通道具有良好的信号完整性。来源：维库电子市场网

对于工程师而言，设计、评估和调试带有模拟输入/输出(I/O)接口的混合信号电路始终面临巨大挑战。真实世界与模拟信号链路的微妙之处以及恶劣的工作环境，往往使得看起来简单直接的设计目标成为难以逾越、耗时费力的项目。终设计需要谨慎权衡模拟与混合信号IC的整合，包括运算放大器、A/D和D/A转换器、比较器、高压驱动器、模拟开关，将这些IC硬件连接在一起，构建成模拟通道。数字领域背景的工程师，不熟悉模拟设计，而模拟设计中的元件选择、物理布局以及成本等问题直接影响基本电路的性能和产品上市时间，使得项目开发举步维艰。对于这些工程师，尤其是习惯使用可编程逻辑器件或FPGA的工程师，模拟电路的设计理念与其习惯性的设计思维相偏离。不仅如此，当今的工程师团队还面临另一挑战：往往需要开发类似但又具有一定差异的基础电路，以支持不同版本的终产品。例如，设计一款电机控制器，可能需要根据不同系列电机对I/O进行量身定制，在范围、驱动要求和性能指标方面都有细微不同。为达到上述目的，项目团队有两种选择，但两种选择都不轻松。他们可以构建单一、包罗万象的电路，内置所有版本，而仅“打开”所需的配置。这种方法需要更多的资源：设计时间、调试工作、元件、功耗以及成本；他们也可以定制开发设计PCB板，针对每一“版本”的终产品开发一套。但这样就必须进行独立的调试和测试程式，处理各种生产问题以及不同的BOM。无论哪种方式，都是一个耗时耗力的过程。为克服这种设计难题，直接的想法，也是非常吸引人的方案，即采用内嵌模拟I/O的微控制器，在软件中实现尽量多的功能。但是，这种方法的效果往往不太好。有太多的设计缺陷和妥协，造成硬件性能的缺陷，软件方面也有太大负担和不确定性(例如性能不确定)。利用可编程模拟方案替代其他方案MaximIntegrated推出的另一种设计模拟/混合信号电路方案能够从根本上克服此类设计、调试缺乏灵活性，多版本设计，I/O不足以及软件不确定性等问题。可编程模拟方案允许设计者在IC内部配置模拟链路和拓扑，满足特定的应用需求。MaximIntegrated推出了专门针对I/O进行优化的可编程、高压、混合信号IC，如图1所示。该IC集成12位、多通道、模/数转换器(ADC)和12位、多通道、带缓冲输出的数/模转换器(DAC)。这些转换器连接有20路混合信号、高压、双极性端口，每个端口可配置(或“可编程”)为ADC模拟输入、DAC模拟输出、通用输入端口(GPI)、通用输出端口(GPO)或模拟开关端子。此外，器件具有一个内部和两个外部温度传感器，以分别跟踪结温和环境温度的变化。MAX11300PIXITM器件非常适合要求模拟和数字混合功能的应用，每个端口可独立配置为从-10V至+10V四种电压量程之一。工作中，MAX11300由其主微控制器在上电时配置，然后独立运行；这不仅可减轻处理器及其软件负担，也保证了I/O的确定性，不受其他处理器优先权或中断的影响。可配置性与自主性相结合，使得该方案远远优于微控制器模拟I/O器件。来源：维库电子市场网

在PCB板的设计当中，可以通过分层、恰当的布局布线和安装实现PCB的抗ESD设计。通过调整PCB布局布线，能够很好地防范ESD。尽可能使用多层PCB，相对于双面PCB而言，地平面和电源平面，以及排列紧密的信号线-地线间距能够减小共模阻抗和感性耦合，使之达到双面PCB的1/10到1/100。对于顶层和底层表面都有元器件、具有很短连接线。来自人体、环境甚至电子设备内部的静电对于精密的半导体芯片会造成各种损伤，例如穿透元器件内部薄的绝缘层；损毁MOSFET和CMOS元器件的栅极；CMOS器件中的触发器锁死；短路反偏的PN结；短路正向偏置的PN结；熔化有源器件内部的焊接线或铝线。为了消除静电释放(ESD)对电子设备的干扰和破坏，需要采取多种技术手段进行防范。在PCB板的设计当中，可以通过分层、恰当的布局布线和安装实现PCB的抗ESD设计。在设计过程中，通过预测可以将绝大多数设计修改仅限于增减元器件。通过调整PCB布局布线，能够很好地防范ESD。以下是一些常见的防范措施。尽可能使用多层PCB，相对于双面PCB而言，地平面和电源平面，以及排列紧密的信号线-地线间距能够减小共模阻抗和感性耦合，使之达到双面PCB的1/10到1/100。尽量地将每一个信号层都紧靠一个电源层或地线层。对于顶层和底层表面都有元器件、具有很短连接线以及许多填充地的高密度PCB，可以考虑使用内层线。对于双面PCB来说，要采用紧密交织的电源和地栅格。电源线紧靠地线，在垂直和水平线或填充区之间，要尽可能多地连接。一面的栅格尺寸小于等于60mm，如果可能，栅格尺寸应小于13mm。确保每一个电路尽可能紧凑。尽可能将所有连接器都放在一边。如果可能，将电源线从卡的中央引入，并远离容易直接遭受ESD影响的区域。在引向机箱外的连接器(容易直接被ESD击中)下方的所有PCB层上，要放置宽的机箱地或者多边形填充地，并每隔大约13mm的距离用过孔将它们连接在一起。在卡的边缘上放置安装孔，安装孔周围用无阻焊剂的顶层和底层焊盘连接到机箱地上。PCB装配时，不要在顶层或者底层的焊盘上涂覆任何焊料。使用具有内嵌垫圈的螺钉来实现PCB与金属机箱/屏蔽层或接地面上支架的紧密接触。在每一层的机箱地和电路地之间，要设置相同的“隔离区”；如果可能，保持间隔距离为0.64mm。在卡的顶层和底层靠近安装孔的位置，每隔100mm沿机箱地线将机箱地和电路地用1.27mm宽的线连接在一起。与这些连接点的相邻处，在机箱地和电路地之间放置用于安装的焊盘或安装孔。这些地线连接可以用刀片划开，以保持开路，或用磁珠/高频电容的跳接。如果电路板不会放入金属机箱或者屏蔽装置中，在电路板的顶层和底层机箱地线上不能涂阻焊剂，这样它们可以作为ESD电弧的放电极。要以下列方式在电路周围设置一个环形地：(1)除边缘连接器以及机箱地以外，在整个外围四周放上环形地通路。(2)确保所有层的环形地宽度大于2.5mm。(3)每隔13mm用过孔将环形地连接起来。(4)将环形地与多层电路的公共地连接到一起。(5)对安装在金属机箱或者屏蔽装置里的双面板来说，应该将环形地与电路公共地连接起来。不屏蔽的双面电路则应该将环形地连接到机箱地，环形地上不能涂阻焊剂，以便该环形地可以充当ESD的放电棒，在环形地(所有层)上的某个位置处至少放置一个0.5mm宽的间隙，这样可以避免形成一个大的环路。信号布线离环形地的距离不能小于0.5mm。在能被ESD直接击中的区域，每一个信号线附近都要布一条地线。I/O电路要尽可能靠近对应的连接器。对易受ESD影响的电路，应该放在靠近电路中心的区域，这样其他电路可以为它们提供一定的屏蔽作用。通常在接收端放置串联的电阻和磁珠，而对那些易被ESD击中的电缆驱动器，也可以考虑在驱动端放置串联的电阻或磁珠。通常在接收端放置瞬态保护器。用短而粗的线(长度小于5倍宽度，小于3倍宽度)连接到机箱地。从连接器出来的信号线和地线要直接接到瞬态保护器，然后才能接电路的其他部分。在连接器处或者离接收电路25mm的范围内，要放置滤波电容。(1)用短而粗的线连接到机箱地或者接收电路地(长度小于5倍宽度，小于3倍宽度)。(2)信号线和地线先连接到电容再连接到接收电路。要确保信号线尽可能短。信号线的长度大于300mm时，一定要平行布一条地线。确保信号线和相应回路之间的环路面积尽可能小。对于长信号线每隔几厘米便要调换信号线和地线的位置来减小环路面积。从网络的中心位置驱动信号进入多个接收电路。确保电源和地之间的环路面积尽可能小，在靠近集成电路芯片每一个电源管脚的地方放置一个高频电容。在距离每一个连接器80mm范围以内放置一个高频旁路电容。在可能的情况下，要用地填充未使用的区域，每隔60mm距离将所有层的填充地连接起来。确保在任意大的地填充区(大约大于25mm×6mm)的两个相反端点位置处要与地连接。电源或地平面上开口长度超过8mm时，要用窄的线将开口的两侧连接起来。复位线、中断信号线或者边沿触发信号线不能布置在靠近PCB边沿的地方。将安装孔同电路公地连接在一起，或者将它们隔离开来。(1)金属支架必须和金属屏蔽装置或者机箱一起使用时，要采用一个零欧姆电阻实现连接。(2)确定安装孔大小来实现金属或者塑料支架的可靠安装，在安装孔顶层和底层上要采用大焊盘，底层焊盘上不能采用阻焊剂，并确保底层焊盘不采用波峰焊工艺进行焊接。不能将受保护的信号线和不受保护的信号线并行排列。要特别注意复位、中断和控制信号线的布线。(1)要采用高频滤波。(2)远离输入和输出电路。(3)远离电路板边缘。PCB要插入机箱内，不要安装在开口位置或者内部接缝处。要注意磁珠下、焊盘之间和可能接触到磁珠的信号线的布线。有些磁珠导电性能相当好，可能会产生意想不到的导电路径。如果一个机箱或者主板要内装几个电路板，应该将对静电敏感的电路板放在中间。来源：维库电子市场网

随着现代通信技术的广泛使用，通信企业问的竞争不断加剧，为提升自身的竞争优势，通信企业需要将其通信信号的质量提升，并提高通信系统各项指标的稳定性、安全性、高效性。在音频信号处理方法及FPGA实现中，采用AGC算法，可提高音频信号系统和音频信号输出的稳定性，解决了AGC调试后的信号失真问题。本文针对基于实用AGC算法的音频信号处理方法与FPGA实现，及其相关内容进行了分析研究。1实用AGC算法在实际应用中的原理在通信设备使用过程中，语音通信是重要的组成部分，而在语言通信中音频信号的质量，决定着人们对通信系统的选择。当前在通信音频信号处理中会采用AGC，其可保证信号输出的稳定性，降低信号输出的干扰。通过实际验证，实用AGC算法与普通的AGC算法存在一定的差异，实用AGC算法是普通AGC算法的基础上产生，其不仅可将信号传输中的干扰因素有效降低，还可保证音频信号在传输中的稳定性，准确地将音频信号的幅度变化情况显示出来。随着科技的发展，数字处理技术，在音频信号处理中的应用，可降低信号的干扰，实现FPGA。自动增益控制(AutomaticGainControl，AGC)。其主要由增益放大器以及反馈回路两部分组成。在其工作过程中，增益放大器组成部分，根据系统中反馈回路的幅度、阈值，采用一定的AGC算法，对增益值进行调整。即AGC通过放大电路中自动增益信号的强度，调整信号的自动控制。在信号强度增加时，AGC系统反馈回路的控制，按照一定关系进行相应的减小;反之，当AGC系统增益放大器中信号幅度降低时，反馈回路的增益，将按照两者之间存在的一定关系，进行相应的增大。通过此方法，在AGC算法放大调整后，确保了通信系统信号输出的幅度可基本维持在恒定的状态。文中将AGC算法应用于音频信号处理中，可实现FPGA，并可有效降低音频信号输出时的干扰，保证信号的稳定。2基于AGC算法的音频信号处理设计在音频信号处理过程中，应用AGC算法分为4个步骤：步骤1确定音频信号输出的动态范围。在设计基于使用AGC算法的音频信号处理中，需根据音频信号的实际情况而定。若在设计过程中，实用AGC系统中期望值为一个定值时，此时音频信号输出的幅度将趋近AGC系统的这一期望值。在趋近这一期望值的过程中，输出信号会不断地调整，进而造成信号输出端幅度的不稳定，所以为保证音频信号输出的稳定性，可在AGC期望值的基础上，以期望值为中心，设计并确定音频信号输出稳定的一个动态范围。当AGC算法调整中，音频信号的幅度在这一动态范围内，则可认定音频信号的输出幅度是稳定的。一般情况下，音频信号输出幅度范围是AGC系统期望值加减0.1dB，同时为了对音频信号输出的电路进行保护，需要将AGC系统的期望值，设置为音频信号输出满值下减少0.25dB。步骤2确定增益调整速度。在正常语音通信中，语言信号的幅度在不停变化，为了确定、保证并呈现语音信号幅度的正常变化趋势，需确保其增益不变或是在一个较小的范围内变化，由此才可保证音频信号传输中的幅度不失真。在音频信号传输过程中受到的干扰，使得音频信号的平均幅度相对较小，所以需将其增益值加大，确保信号的整体幅度增加，以此保证音频信号不失真。实用AGC在音频信号中的应用，其增益值需遂慢而快，随着信号幅度的慢变化而进行忽快的变化。当音频信号增益调整的时间与音频信号正常情况下的调整时间相比较长时，此时的增益值不会发生较大变化，需根据音频信号输出的特点，设定其增益调整的时间为4s。若音频信号输出较大时，此时的增益需快速减小，若不进行减小调整，则会造成器件的损坏。而当信号的输出值大于期望值的上，增益值调整时间需设定为0.5ms。实用AGC算法的增益值计算公式为基于AGC算法的音频信号处理方法及FPGA实现其中，A(n+1)是对信号传输调整后的增益值;A(n)是调整前的增益值;Ain是信号幅度值;A0是期望幅度值;2-a为一个常数。其中a值不同，AGC的调整速度也不同，根据实用AGC算法的实际要求，信号输出幅度小于期望值上，a=16，增益的调整将变慢，若a=3，此时的增益调整速度则将加快。步骤3确定输入信号的动态范围。在音频信号输入的过程中，若设定的输入值范围过大，将会使信号在传输过程中，产生较大的噪声，影响信号的输入、输出质量。相反若音频输入信号的设定的范围较小，因信号较小，会被忽略，进而造成音频输入信号的失真。根据音频信号的输入时间情况，将36dB的信号强度确定为噪声。使用AGC算法，将音频信号的输入动态范围确定，可根据噪声存在的时间，判断噪声是否发生在音频信号传输的间隙，若噪声存在的时间相对较小，则可将其看成是音频信号的间隙。通常噪声的判断时间设定为5s。根据噪声存在的时间及信号输入的实际情况，将音频信号值到噪声门限之间约6dB的范围，确定为音频信号输入的动态范围。在这一范围内噪声对音频信号的干扰强度较，因此需要将增益值固定。步骤4对增益值的大小进行限制。为避免发生增益过大，将信号传输器件或设备烧毁，需要将其增益值控制在一个范围内，若AGC计算得出的值，大于该范围的上限，此时增益值取值，反之取值。根据音频信号的实际传输情况，增益范围在-3～30dB。通过以上4个步骤，可将实用AGC算法在音频信号处理中的应用流程，设计如图1所示。3AGC算法的音频信号处理仿真及实现3.1仿真实验在音频信号处理中，根据音频输入、输出的幅度变化，制作AGC仿真实验。按照实用AGC算法的流程和信号计算式(2)，将音频的输出信号计算出来，此时当音频信号突然减小时，就会出现过冲现象，为将过冲现象消除/避免，需按照实用AGC算法公式，为音频信号的输出增加延时，延时可按式(3)计算y(n)=x(n)×G(n)(2)y(n)=x(n-32)×G(n)(3)增加音频信号延时，可将过冲现象解决和消除，虽增加延时会对音频信号产生一定影响，但其不利影响在可接受范围内。仿真实验结果如图2和图3所示。在音频信号输入的过程中，当音频信号增益变大后，其将相对缓慢，此时进行的增益延时相对较小，增益增加的幅度也相对较小，虽造成输出的音频信号较大，但已接近理想输出幅度，因此对信号输出器件的安全性将不会造成影响。3.2FPGA的实现实验中，FPGA的信号处理流程如图4所示。音频信号通过音频采样的形式进行数字过滤，得到图4中I、Q两路信号，可使用下式将形成的两路信号幅值计算出来，AGC系统中反馈的幅值以A(n)=Ain(n)×G(n)式(5)计算得出。根据算出的A和Ain值对音频信号进行增益调整，调整时间为4s。当音频信号的幅度发生变化时，在增益开始阶段，进行的调整相对较快，此时对增益的影响较大，即信号增益变化较大。经过约4s的增益调整，可将信号幅度的输出值调整到期望值，随着输入音频信号的快速变化，输出的音频信号也会随着输入信号的变化而发生相应的改变，但在输入信号突然增大时，音频输出信号不会产生明显变化，由此实现了基于AGC算法的音频FPGA。4结束语针对AGC算法的工作原理、音频信号处理、FPGA等内容进行分析。在音频信号处理过程中，采用实用AGC算法，通过采取仿真实验，得到实用AGC算法在音频信号处理及FPGA实现中的应用，并可降低信号传输中的失真问题，有效提高了信号传输的稳定性。实验结果表明，将实用AGC算法，应用于音频信号处理方法与FPGA实现中，其具有良好的性能，且确保了信号的稳定性。来源：维库电子市场网

视频处理是目前多媒体领域最热门的技术，主要分为视频编解码和目标信息识别两大类。前者为了节省视频数据的传输带宽，主要依靠传统的信息论理论，目前已经比较成熟;后者则为了提取用户信息，是人工智能、计算机以及信息论等多门学科研究成果的交集，目前还处于快速发展阶段。1、FPGA视频图像处理开发板视频输入：CVBS、数字摄像头（并口）视频输出：HDMI、VGA、RGB屏CPU：EP4CE15F17C8MCU：：STM32F407VET6方案链接：https://www.cirmall.com/circuit/31202、第一手官方资料——黑金开发板AX301-FPGA视频图像开发必备（所有的学习例程+SCH+PCB+用户手册）该款FPGA开发平台黑金开发板AX301进行简单的功能介绍：此款开发板使用的是ALERA公司的CYCLONEIV系列FPGA，型号为EP4CE6F17C8，256个引脚的FBGA封装。根据ALTERA官方的数据，CYCLONEIV相对CYCLONEIII来说，功耗减少25%。方案链接：https://www.cirmall.com/circuit/57793、FPGA彩色图像转灰度图像算法，附源码将彩色图像转化为灰度的方法有两种，一个是令RGB三个分量的数值相等，输出后便可以得到灰度图像，另一种是转化为YCbCr格式，将Y分量提取出来，YCbCr格式中的Y分量表示的是图像的亮度和浓度所以只输出Y分量，得到的图像就是灰度图像了。我在这里选择第二种方法实现。使用Xilinxzynq开发板。YCBCr是通过有序的三元组来表示的，三元由Y（Luminance）、Cb（Chrominance-Blue）和Cr（Chrominance-Red）组成，其中Y表示颜色的明亮度和浓度，而Cb和Cr则分别表示颜色的蓝色浓度偏移量和红色浓度偏移量。人的肉眼对由YCbCr色彩空间编码的视频中的Y分量更敏感，而Cb和Cr的微小变化不会引起视觉上的不同，根据该原理，通过对Cb和Cr进行子采样来减小图像的数据量，使得图像对存储需求和传输带宽的要求大大降低，从而达到在完成图像压缩的同时也保证了视觉上几乎没有损失的效果，进而使得图像的传输速度更快，存储更加方便。我们要的到灰度图像，首先要将采集到的彩色图像转化为YCbCr。方案链接：https://www.cirmall.com/circuit/71174、基于FPGA的图像处理与字符动态显示平台：FPGA，最好是cycloneIV及其以上的平台要求：需要有VGA的驱动芯片和接口平台：FPGA，最好是cycloneIV及其以上的平台要求：需要有VGA的驱动芯片和接口，具体可参考这个链接功能简介：1、动态字符显示；2、三原色图像的显示；3、GRB转灰度图并显示4、图像边沿轮廓提取附件说明：1、电路原理图可使用开发板，也可上面的链接；2、代码打开平台，QuartusII13.1以上，工程文件在dev文件夹下以qpf为后缀的文件；3、若有疑问可通过联系作者获得帮助；4、包含两个小工具一个是取模软件、另一个是图像rgb值获取器，关于如何使用这两个软件可联系作者功能简介：1、动态字符显示；2、三原色图像的显示；3、GRB转灰度图并显示4、图像边沿轮廓提取附件说明：1、电路原理图可使用开发板，也可上面的链接；2、代码打开平台，QuartusII13.1以上，工程文件在dev文件夹下以qpf为后缀的文件；3、若有疑问可通过联系作者获得帮助；4、包含两个小工具一个是取模软件、另一个是图像rgb值获取器，关于如何使用这两个软件可联系作者方案链接：https://www.cirmall.com/circuit/26995、图像处理算法-FPGA中值滤波算法，附源码在实时图像采集中，不可避免的会引入噪声，尤其是干扰噪声和椒盐噪声，噪声的存在严重影响边缘检测的效果，中值滤波是一种基于排序统计理论的非线性平滑计数，能有效平滑噪声，且能有效保护图像的边缘信息，所以被广泛用于数字图像处理的边缘提取，其基本原理是把数字图像或数字序列中的一点的值用该点邻域内所有点的中值来代替。中值滤波对脉冲噪声有良好的滤除作用，特别是在滤除噪声的同时，能够保护信号的边缘，使之不被模糊。这些优良特性是线性滤波方法所不具有的。此外，中值滤波的算法比较简单，也易于用硬件实现。所以，中值滤波方法一经提出后，便在数字信号处理领得到重要的应用。方案链接：https://www.cirmall.com/circuit/72746、FPGA_VerilogHDLnios核的5路UART设计（有视频教程）VerilogHDLnios核的5路UART设计（有视频教程）主要是使用VerilogHDL，nios用的是C语言内核定制了5路UART串口，每路串口的波特率都不一样。串口0:115200串口1:76800串口2:38400串口3:9600串口4:4800所有串口的功能都是一样的，接收到数据后回传具体操作可以连接电脑，打开串口调试助手，选择对应的波特率，电脑串口调试助手发送任何数据或者中英文字符串，会立即在接收区接受到发送的数据。方案链接：https://www.cirmall.com/circuit/163687、【毕业设计】基于AlteraFPGA的视频采集系统(整个硬件工程文件+驱动源码+相关文档等)该核心板采用AlteraFPGAEp4ce6e22c8n芯片，板上有核心板必要的基础电路，集成SDRAM，VGA接口，SD卡槽，可将照片数据，视频数据实时存储。本工程还附带全套开发电路，PCB。还附带全套驱动程序，纯Verilog实现。板子亲测可用。在视频监控，人脸识别，机器人的视觉系统等领域均需要图象采集部分，多媒体通信、高清晰度电视以及图像处理、模式识别和计算机视觉等众多领域都对视频图像的采集与处理提出了越来越高的要求。显然视频图像采集技术的研究具有重要的意义。本次设计通过FPGA驱动摄像头OV7670采集动态图像数据，然后在SDRAM里进行数据缓存，图像数据经过FPGA进一步处理后，然后驱动VGA接口将图像实时显示出来。（1）硬件电路板的制作；（2）摄像头OV7670的驱动；（3）SDRAM控制器的创建；（4）FIFO的创建；（5）图像数据的处理；（6）VGA的驱动。方案链接：https://www.cirmall.com/circuit/57408、单片机STM32F407+XC6SLX9FPGA视频采集显示接口板AD版原理图+PCB文件AltiumDesigner设计的项目工程文件，包括原理图及PCB印制板图，可以用AltiumDesigner(AD)软件打开或修改，都已经制板在实际项目中使用，可作为你产品设计的参考。方案链接：https://www.cirmall.com/circuit/10509来源：电路城

将高频能量从同轴连接器传递到印刷电路板（PCB）的过程通常被称为信号注入，它的特征难以描述。能量传递的效率会因电路结构不同而差异悬殊。PCB材料及其厚度和工作频率范围等因素，以及连接器设计及其与电路材料的相互作用都会影响性能。通过对不同信号注入设置的了解，以及对一些射频微波信号注入方法的优化的回顾，性能可以得到提升。实现有效的信号注入与设计相关，一般宽带优化比窄带更有挑战性。通常高频注入随着频率升高而更加困难，同时也可能随电路材料的厚度增加，电路结构的复杂性增加而有更多问题。信号注入设计与优化从同轴电缆和连接器到微带PCB的信号注入如图1所示。穿过同轴电缆和连接器的电磁（EM）场分布呈圆柱形，而PCB内的EM场分布则是平面或矩形。从一种传播介质进入另一种介质，场分布会改变以适应新环境，从而产生异常。改变取决于介质类型；例如，信号注入是从同轴电缆和连接器到微带、接地共面波导（GCPW），还是带线。同轴电缆连接器的类型也起着重要作用。优化涉及几个变量。了解同轴电缆/连接器内EM场分布很有用，但还必须将接地回路视为传播介质的一部分。它对实现从一种传播介质到另一种传播介质的平稳阻抗转变通常是有帮助的。了解阻抗不连续点处的容抗和感抗让我们能够理解电路表现。如果能够进行三维（3D）EM仿真，就可以观察到电流密度分布。此外，将与辐射损耗有关的实际情况也考虑其中。虽然信号发射连接器和PCB之间的接地回路可能看上去不成问题，从连接器到PCB的接地回路非常连续，但并不总是如此。连接器的金属和PCB之间通常存在着很小的表面电阻。连接不同部件的焊店和这些部件的金属的电导率也有很小的差异。在RF和微波频率较低时，这些小差异的影响通常较小，但是频率较高时对性能的影响很大。地回流路径的实际长度会影响利用给定的连接器和PCB组合能够实现的传输质量。如图2a所示，在电磁波能量从连接器引脚传递到微带PCB的信号导线时，回到连接器外壳的接地回路对于厚微带传输线来说可能会太长。采用介电常数较高的PCB材料会增加接地回路的电长度，从而使问题恶化。通路延长会引发具有频率相关性的问题，进而产生局部的相速和电容差异。二者都与变换区内的阻抗相关，并且会对其产生影响，从而产生回波损耗差异。理想情况下，接地回路的长度应化，使得信号注入区不存在阻抗异常。请注意，图2a所示之连接器的接地点只存在于电路底部，而这是糟糕的情况。很多RF连接器的接地引脚与信号在同一层。这种情况下，PCB上也会设计接地焊盘在那里。图2b展示了接地共面波导转微带信号注入电路，在这里，电路的主体是微带，但信号注入区是接地共面波导（GCPW）。共面发射微带很有用，因为它能够将接地回路化，并且还具有其它有用特性。如果使用信号导线两边均有接地引脚的连接器，那么接地引脚间距对性能有重大影响。已经证明该距离影响频率响应。在利用基于罗杰斯公司10mil厚RO4350B层压板的共面波导转微带微带进行实验时，使用了共面波导口接地间距不同，但其他部分类似的连接器（见图3）。连接器A的接地间隔约为0.030"，而连接器B的接地间隔为0.064"。这两种情况下，连接器发射到同一电路上。x轴表示频率，每格5GHz。微波频率较低（简单且有效的信号注入优化方法就是将信号发射区内的阻抗失配化。阻抗曲线上升基本上是由于电感增加，而阻抗曲线下降则是因为电容增加。对于图2a所示之厚微带传输线（假设PCB材料的介电常数较低，约为3.6），导线较宽-比连接器的内导体宽得多。由于电路导线和连接器导线的尺寸差异较大，所以转变时会出现很强的容性突变。通常可以通过将电路导线逐渐变细以便减小它与同轴连接器引脚连接的地方形成的尺寸差距，来减小容性突变。将PCB导线变窄会增加它的感性（或者降低容性，从而抵消阻抗曲线内的容性突变。必须考虑对不同频率的影响。较长的渐变线会对低频产更强的感性。例如，如果在低频回损较差，同时有一个容性阻抗尖峰，此时使用较长的渐变线就比较合适。反之，较短的渐变线对高频的作用就比较大。对于共面结构，相邻接地面靠近时会增加电容。通常，通过对渐变信号线和相邻接地面间隔大小的调节，来在相应频段调节信号注入区的感性容性。某些情况下，共面波导的相邻接地焊盘在渐变线的一段上较宽，以调节较低的频段。然后，间距在渐变线较宽的部分变窄，变窄的部分长度不长，以影响较高频段。一般来说，导线渐变线变窄会增加感性。渐变线的长度影响频率响应。改变共面波导的邻近接地焊盘能够改变容性，焊盘间距之所以能够改变频响，其中对容性的改变起了主要作用。实例图4提供了一个简单实例。图4a是一根具有狭长渐变线的粗微带传输线。渐变线在板边处宽0.018"（0.46mm），长0.110"（2.794mm），变成了宽0.064"（1.626mm）的50Ω线宽。在图4b和4c中，渐变线的长度变短。选用了现场可压接终端连接器，未焊接，所以每种情况均使用同一内导体。微带传输线长2"（50.8mm），加工在厚30mil（0.76mm）的RO4350B?微波电路层压板上，介电常数为3.66。在图4a中，蓝色曲线代表插入损耗（S21），波动很多。相反，图4c内S21的波动数量少。这些曲线表明，渐变线越短，性能越高。也许图4中能说明问题的曲线表明了电缆、连接器和电路的阻抗（绿色曲线）。图4a中大的正向波峰代表连接着同轴电缆的连接器端口1，曲线上的另一个峰代表电路另一端的连接器。阻抗曲线上的波动由于渐变线的缩短而减小。阻抗匹配的改善是因为信号注入区的渐变线变宽，变窄；变宽的渐变线降低了感性。我们能够从一个的信号注入设计2中了解更多注入区域电路尺寸的信息，这个电路也使用同样的板材和同样的厚度。一个共面波导转微带电路，通过利用图4的经验，产生了比图4更好的效果。明显的改善是消除了阻抗曲线中的感性峰，事实上，这是部分感性峰和容性谷造成的。使用正确的渐变线是感性峰降到，同时使用注入区的共面接地焊盘耦合来增加感性。图5的插入损耗曲线比图4c平滑，回波损耗曲线也有所改善。对于采用介电常数较高或厚度不同的PCB材料的微带电路或者采用不同类型的连接器的微带电路，图4所示实例的结果不同。信号注入是一个很复杂的问题，受很多不同因素的影响。该实例和这些指导方针旨在帮助设计者了解基本原理。来源：维库电子市场网

本文叙述概括了FPGA应用设计中的要点，包括，时钟树、FSM、latch、逻辑仿真四个部分。FPGA的用处比我们平时想象的用处更广泛，原因在于其中集成的模块种类更多，而不仅仅是原来的简单逻辑单元（LE）。早期的FPGA相对比较简单，所有的功能单元仅仅由管脚、内部buffer、LE、RAM构建而成，LE由LUT（查找表）和D触发器构成，RAM也往往容量非常小。现在的FPGA不仅包含以前的LE，RAM也更大更快更灵活，管教IOB也更加的复杂，支持的IO类型也更多，而且内部还集成了一些特殊功能单元，包括：DSP：实际上就是乘加器，FPGA内部可以集成多个乘加器，而一般的DSP芯片往往每个core只有一个。换言之，FPGA可以更容易实现多个DSPcore功能。在某些需要大量乘加计算的场合，往往多个乘加器并行工作的速度可以远远超过一个高速乘加器。SERDES：高速串行接口。将来PCI-E、XAUI、HT、S-ATA等高速串行接口会越来越多。有了SERDES模块，FPGA可以很容易将这些高速串行接口集成进来，无需再购买专门的接口芯片。CPUcore：分为2种，软core和硬core。软core是用逻辑代码写的CPU模块，可以在任何资源足够的FPGA中实现，使用非常灵活。而且在大容量的FPGA中还可以集成多个软core，实现多核并行处理。硬core是在特定的FPGA内部做好的CPUcore，优点是速度快、性能好，缺点是不够灵活。不过，FPGA还是有缺点。对于某些高主频的应用，FPGA就无能为力了。现在虽然理论上FPGA可以支持的500MHz，但在实际设计中，往往200MHz以上工作频率就很难实现了。FPGA设计要点之一：时钟树对于FPGA来说，要尽可能避免异步设计，尽可能采用同步设计。同步设计的个关键，也是关键中的关键，就是时钟树。一个糟糕的时钟树，对FPGA设计来说，是一场无法弥补的灾难，是一个没有打好地基的大楼，崩溃是必然的。具体一些的设计细则：1）尽可能采用单一时钟；2）如果有多个时钟域，一定要仔细划分，千万小心；3）跨时钟域的信号一定要做同步处理。对于控制信号，可以采用双采样；对于数据信号，可以采用异步fifo。需要注意的是，异步fifo不是的，一个异步fifo也只能解决一定范围内的频差问题。4）尽可能将FPGA内部的PLL、DLL利用起来，这会给你的设计带来大量的好处。5）对于特殊的IO接口，需要仔细计算Tsu、Tco、Th，并利用PLL、DLL、DDIO、管脚可设置的delay等多种工具来实现。简单对管脚进行Tsu、Tco、Th的约束往往是不行的。可能说的不是很确切。这里的时钟树实际上泛指时钟方案，主要是时钟域和PLL等的规划，一般情况下不牵扯到走线时延的详细计算（一般都走全局时钟网络和局部时钟网络，时延固定），和ASIC中的时钟树不一样。对于ASIC，就必须对时钟网络的设计、布线、时延计算进行仔细的分析计算才行。FPGA设计要点之二：FSMFSM：有限状态机。这个可以说时逻辑设计的基础。几乎稍微大一点的逻辑设计，几乎都能看得到FSM。FSM分为moore型和merly型，moore型的状态迁移和变量无关，merly型则有关。实际使用中大部分都采用merly型。FSM通常有2种写法：单进程、双进程。初学者往往喜欢单进程写法，格式如下：always@（posedgeclkorposedgerst）beginif（rst==1‘b1）FSM_statuselsecase（FSM_status）。。.。。.;endcaseend简单的说，单进程FSM就是把所有的同步、异步处理都放入一个always中。FPGA设计要点之三：latch首先回答一下：1）stateCAD没有用过，不过我感觉用这个东东在构建大的系统的时候似乎不是很方便。也许用systemC或者systemVerilog更好一些。2）同步、异步的叫法是我所在公司的习惯叫法，不太对，不过已经习惯了，呵呵。这次讲一下latch。latch的危害已经说过了，这里不再多说，关键讲一下如何避免。1）在组合逻辑进程中，if语句一定要有else！并且所有的信号都要在if的所有分支中被赋值。always@（*）beginif（sig_a==1‘b1）sig_b=sig_c;end这个是会产生latch的。正确的应该是always@（*）beginif（sig_a==1’b1）sig_b=sig_c;elsesig_b=sig_d;end另外需要注意，下面也会产生latch。也就是说在组合逻辑进程中不能出现自己赋值给自己或者间接出现自己赋值给自己的情况。always@（*）beginif（rst==1‘b1）counter=32’h00000000;elsecounter=counter+1;end但如果是时序逻辑进程，则不存在该问题。2）case语句的default一定不能少！原因和if语句相同，这里不再多说了。需要提醒的是，在时序逻辑进程中，default语句也一定要加上，这是一个很好的习惯。3）组合逻辑进程敏感变量不能少也不能多。

目前，3D显示已逐渐融入到人们的生活当中，因其能再现真实的三维场景，受到了人们的广泛热爱，红蓝3D图像获取的基本原理如图1所示。摄像头采集同一场景的两路视频图像信号，对其中一路信号只提取图像信号的红色分量；另一路提取图像信号的蓝、绿色合成的青色分量。将两路信号采用同步色差合成算法合成红蓝3D视频图像。目前国内3D电视产业面临的主要问题在于：（1）3D电视芯片的缺少而导致3D片源的短缺；（2）视频处理的复杂度较高；（3）显示与观看效果不佳。为此本文对传统的视频处理过程中色度分量的提取、亮度的增强、红蓝3D眼镜的设计等方面进行了改进，并采用LCOS作为微显示器件，投影出红蓝3D视频图像。1颜色分量的获取与亮度的增强传统的方法只采用红加蓝、红加绿色度分量合成3D视频，这样会使画面的损伤较大，丢失33%以上的颜色分量，观看起来颜色失真较大，亮度也大大降低，增加了眼睛的负担，易产生疲劳。针对颜色失真本文采用红加青的方法以减少色度的丢失，这样可使画面色度饱和度还原到原始画面的90%以上。针对亮度降低提出了基于亮度的图像增强方法。传统的基于Retinex理论的演变法存在一定的不足，如将RGB空间转换到HSI空间需要大量的三角函数运算，并采用傅里叶变换处理Retinex理论部分的高斯函数，大大影响处理速度。本文提出了基于YCbCr颜色空间的亮度分量处理法，同时采用无限脉冲响应数字滤波器（IIR）实现高斯函数运算。实验证明，该算法不但能增强图像的质量，还能有效避免Retinex算法中带来的光环效应，同时大大加快算法处理速度。基于亮度Y分量的Retinex处理过程可表示为:式中Y(x,y)为亮度分量函数，F(x,y)被称为环境函数，一般用高斯函数表达式为：σ为高斯函数的标准偏差，k表示环境函数的个数。环境函数Fk用于选取不同的标准偏差σk，Wk用来控制环境函数范围的尺度，它表示与Fk相关的权重系数。Retinex处理算法的主要步骤就是高斯滤波，其运算速度直接决定了算法运行效率。为避免傅立叶变换的复杂的运算和不足，对高斯滤波器进行了IIR实现，把高斯滤波器分解为正向滤波器和反向滤波器的组合，如下面的差分方程。正向滤波器：其中，C、di’是滤波器系数，I[n]是输入数据，w1[n]和w2[n]分别是正向和反向滤波器的中间状态，O1[n]、O2[n]为其处理结果。正向和反向滤波器就构成了高斯滤波器的IIR实现过程。可以利用高斯函数的可分离性：对图像先逐行后逐列进行处理，终就可以实现二维高斯数字滤波。下图2为原图、传统Retinex算法、基于Y分量Retinex算法处理后的对比图。图中可以看出，传统算法可以增强图像亮度，但灰度化也很明显。而本文采用的方法不仅可以增强亮度，也可以保持原有图像的整体鲜艳效果。另外，传统的3D眼镜仅采用红色或蓝色塑料或玻璃镜片作为滤光片，使滤光效果大打折扣，观众佩戴观看影片时，会出现不同程度的重影现象，影响观看效果。为此本文采用反射率和透过率都达到90%以上的反青透红和反红透青的滤光片作为3D眼镜的镜片，这样可以使红色镜片仅通过红色画面，青色镜片透过蓝、绿色画面，消除了重影现象，使观看效果更加鲜活、逼真，下图3为滤光片及制作的红蓝3D眼镜。2视频处理系统基本结构与简化整个视频处理系统结构如图4所示。两路摄像头将采集到的信号送入TW2867进行A/D转换，输出的复用信号送入解复用(demux)模块，分离出的两路复合视频数据分别送入BT656数据解码模块、帧缓存控制模块、像素分辨率缩放模块、YCbCr4:2:2转YCbCr4:4:4数据模块、YCbCr亮度增强模块、YCbCr4:4:4转RGB数据模块，将RGB数据送入LCOS时序控制模块，以镁光公司的CS-FLCOS作为微显示器件，搭建光机系统，显示出3D视频画面。对其中的TW2867芯片和LCOS芯片分别要进行I2C总线配置和SPI总线配置其内部的相关寄存器参数。（1）TW2867解码采用带有LED夜视功能的SonyCCD感光芯片摄像头，视频输出分辨率为720*576，为标准的PAL制式视频格式。选用Techwell公司的TW2867A/D转换芯片，能自动识别PAL/NTSC/SECAM格式的2路复合视频信号，通过I2C总线的配置，TW2867将两路摄像头信号转换为符合BT656标准的8位YCbCr数字信号。TW2867每一路都含有10位的ADC转换器、高质量的钳位和增益控制器和梳状滤波器，以滤除信号中的噪声，同时采用了一些图像增强技术，以获得高质量的YCbCr数字信号。（2）BT656数据解码模块国际电信联盟无线电通信组（ITU-CCIR）发布了ITU-BT656的视频标准，其行数据结构如图5所示。该模块首先需要检测数据流中是否按序出现了FF、00、00的帧头SAV或帧尾EAV信息。如果出现则对后8位的XY值进行判断，判断是否出现SAV、EAV信号，将有效视频信号的以亮度分量（Y）作为高8位，以色度分量（Cb或Cr）作为低8位合成16位的YCbCr数据，将BT656数据奇偶场的数据合并为一帧写入帧缓存中。（3）像素分辨率缩放模块帧缓存中装载的是两场视频数据，在读取的时候采用FIFO缓存并采用双线性插值算法，将原来720*576的像素分辨率放大到852*480。双线性插值算法将在水平和垂直两个方向分别进行线性插值。其定量计算方法如下：空间坐标系下四个点：A（x，y+1）、B（x，y）、C（x+1，y）、D（x+1，y+1），如图6所示，其灰度值依次为Ga、Gb、Gc、Gd，dx和dy分别表示目标点与点B在水平和垂直两个方向上的增量，其灰度值Gt可以由其余四点量化表示，如式2-1。Gt=(1-dx)(1-dy)Gb+dx(1-dy)Gc+(1-dx)dyGa+dxdyGd（2-1）从电路实现方面而言，公式（2-1）共需要8个乘法器、2个减法器和4个加法器，将会占用较多的逻辑资源。将公式变形为：Gt=Gb+dx(Gc-Gb)+dy(Ga-Gb)+dxdy(Gb-Ga-Gc+Gd)=Gb+dx(Gc-Gb)+dy(Ga-Gb)+dxdy[(Gb-Ga)+(Gd-Gc)]（2-2）公式（2-2）是另一种简化了电路的表示方法，仅需要4个乘法器、4个减法器和3个加法器。计算结果会有5个时钟周期的延时，当像素时钟为27Mhz，计算的时钟为一帧的数据转换为852*480*（1/27Mhz）=15ms，即可以实现实时的分辨率调整。（4）YCbCr4:2:2转YCbCr4:4:4数据模块将YCbCr4：4：4数据转换到YCbCr4：2：2是数字视频中的一个选通功能。而将YCbCr4：2：2数据转换到YCrCb4：4：4即是重采样的过程，采样的数据格式转变如图7所示。可知，输入16位YCbCr转换成了相应各8位Y、Cb、Cr信号，且输出像素采样率比输入采样率快了一倍，由此可见YCbCr4:2:2的数据格式压缩了将近一半的数据带宽。（5）YCbCr444-RGB模块将YCbCr数据转换为RGB数据可由下图8所示数据关系得到。由于FPGA进行浮点运算较为复杂，且占用的时钟周期较长（比如16位的浮点加法电路，一般多达十几到二三十个时钟周期），并不适合于实时视频数据处理，所以先通过对上式左右二端放大128倍化为整数运算，计算后再对结果除以128（右移7位），即可获得正确的结果。（6）LCOS时序控制模块LCOS时序发生器主要用于产生微显示器件所需的时序，包括提供像素时钟（clk）、行同步信号（hsync）、场同步信号（vsync）、有效信号（valid），并输出当前行、列像素坐标值，从帧缓冲区发出数据请求信号并读出红、绿、蓝的视频数据。LCOS的时序仿真图如下图9所示。3FPGA红蓝3D视频获取及主观评价FPGA选用的是Altera公司的CycloneIV系列的EP4CE30F23C6N这款高速FPGA芯片，FPGA和DDR2之间的时钟频率可以达到200M，DDR2内部时钟频率达到400M，充分满足了两路视频处理的要求。通过对视频处理过程中模块的编写，编译后其消耗的的逻辑单元数为13615个，仅占总逻辑单元数的47%，如下图11所示，使视频处理过程更加简便高效。将以上各模块搭建、调试、到FPGA中，并采用镁光公司的LCOS芯片作为微显示器件，摄像头采集到的《阿凡达》2D电影的一个画面转换为3D换面效果如下图12所示，可以看到图面中的人物具有视差的红蓝两路图像，佩戴上红蓝3D眼镜，即可看到人物出屏的效果。目前针对于3D显示的评价的方法主要还是主观的评价方法，按照2000年国际电信联盟发布的ITU-RBT.1438立体电视图像主观评价标准，分为5级，即、良好、一般、不好、坏五个级别。以立体图片上的一点为中心，单眼左右移动时，图像会出现连续的跳跃，两次跳跃之间眼睛移动的角度为立体图像的视变角，视角越大，观看越舒适，但视角变大意味着立体感减弱。通过多人观看本文的3D视频，本设计主观评价在良好级别，达到了预期的设计效果。4结束语

如果你能够以低价格获得商业制作的印刷电路板，为什么还要自己去做呢？一个原因是，你可能需要花1至4周的时间才能拿到板子。对于搭建原型机来说，这可能是一个主要的障碍。每次设计反复因而可能花一个月甚至更长的时间，一个项目可能需要多个月才能做完。喜欢自己动手的人可以用一个晚上就做好电路板，并完成所有部件的装配。这个优势真的很难打破。除了时间因素外，自己制作电路板还有其它原因。商业服务根据电路板尺寸而不是复杂性进行收费。较大的板子价格更高，即使它们整个是空板。我曾经做过一块很大的pcb，因为上面的元件必须间隔很远。这是一块密度很小的板子，但即便是交给的商业厂家去做，费用也非常昂贵。但是话说回来，真正的原因并不是节省时间或金钱。如果“搭建你自己的”这个词语不能令你感到兴奋，那么就不要再读下去了。搭建一个电路板可能不需要花两个整周的时间，但也要花许多个小时。就像每件事一样，都有一个学习曲线。次不能正常工作很常见。记住，我们是在讨论搭建一块接近质量的电路板，而不只是堆在一起检查电路功能的东西。如果这个过程本身是一件不愉快的经历，那么就不值得节省下来的任意时间或金钱。人们自己搭建而不是购买的理由是他们喜欢学习，喜欢让新的技巧变得更加完美。如果你十分注重细节，有许多耐心，对手工技艺引以为豪，那么自己动手做PCB也许就非常适合你。下面介绍细节……激光打印碳粉转印方法对家庭制作者来说，激光打印碳粉转印方法是至今容易也是可以获得质量的一种方法，甚至比预涂感光板的紫外光照射法还好。个中的原因需要做些解释。PCB制造商使用光致抗蚀剂紫外光照射方法，这种方法使用光绘(不是激光打印)模板。光绘分辨率可以超过50000DPI，而激光打印机多也只能达到2400DPI。为了利用光绘模板的优势，你需要一个非常均匀的紫外光源和强大的对齐能力，这个要求已经远远超过普通家庭作坊的负担。使用紫外光的大多数家庭制作者会使用激光打印机生成幻灯片，然后使用这种幻灯片作为模板去曝光涂有光致抗蚀剂的电路板。这种方法不是很管用。为什么呢？激光碳粉对紫外光不是完全不透明，因为它有大量的针眼。紫外光波长只有365nm，因此很难密封这些针眼，使得它变得不透明。加上薄膜中的光学衍射和散射，不难见到生成的图像比原始打印图更差。另一方面，碳粉的直接熔化并不受任何这些效应的影响。我可以用碳粉转印方法得到5mil的线，这与任何商用PCB服务几乎一样好。现在让我们回到碳粉转印方法上来。这种方法要求涂覆有脱模剂的专用纸。表面上看，某些光面纸也可以用，但是从www.pcbfx.com买一些货真价实的专用纸，也可以从Mouser和Digikey等主要折扣店买到。每张纸大概1美元。你还需要层压机，亚马逊报价大概在90美元左右。一些人用过电熨斗，但层压机的温度和压力可以产生好得多的一致性结果。碳粉转印成功的关键是找到一个好的打印机。这是极有技巧的部分，因为打印机从一个品牌到另一个品牌似乎存在巨大的差异，不管宣传的DPI分辨率是多少。你需要做一个细线测试图案，并试着在不同打印机上打印，然后用显微镜进行检查。我们要寻找的是线中高密度的碳粉覆盖率、干净的空白区域和正确的线间距。我办公室里价格很高的惠普打印机在显微镜下看到的是一个奇差无比的结果。下图显示了这个打印机打印出来的间距为5mil、线宽为5mil的线。注意空白处的碳粉斑点和两根并到一起的线。办公用品商店的打印服务是做试验的好地方，因为这些打印机维护得都比较好。在经过一些尝试后，我发现Officemax店的打印机效果相当好。它是一台施乐公司的Workcentre5775打印机。只需支付1页10美分，我就能得到相当好的结果。碳粉转印切割出来的FR-4双面包铜板尺寸至少要比设计外形大半英寸。多出的空间主要方便电路板的操作。对电路板的边沿进行倒角，清洁电路板，然后将打印纸面朝上用胶带纸固定在电路板上。沿着板的边沿至少钻3个孔。这些孔用于对齐目的，应该预先在电路板版图上设计好。孔越小越好。我用的是#80钻头。然后拿掉纸，用百洁布擦洗电路板，直到铜发亮崭新后，再用丙醇擦试。不要用水去擦试，因为很细的铜颗粒将立即氧化，并粘附在电路板上，形成难看的残渣。，用不起毛的布擦试。市场上销售的用于清洁眼镜的药巾也适合做这个用途。等到电路板完全干燥和干净后，将一张打印纸面朝下放在电路板上，并用小的别针或导线将它们与以前钻的孔对齐。我使用10mil的线。仔细将纸沿着板子边沿用胶带固定到电路板上。聚酰亚胺胶带要好于透明胶带，因为它能忍受层压高温。然后将电路板翻转过来，对另一面做同样的操作。做一面碳粉转印。但这样做确实会导致更多的问题。纸和板的膨胀系数不同，因此在加热条件下膨胀幅度不同，如果我们做一面，很难做到正确对齐，特别是大板子。将层压机开机，经过大约15分钟后达到全热状态。然后从全部4个边的方向送板子进去。我们不能认为顶面和底面会同等加热，因此将板子翻过来，再送4次。也就是说总共送8次进层压机。结束后在空气中冷却一会儿，再朝纸上喷一些水。脱模剂应变得具有活性，不用费力那些纸就能自己分开来。然后将胶带小心的撕下来，将纸丢掉。将电路板放在干净的自来水中冲几分钟。这一步很重要。我们必须彻底清除粘在碳粉转印纸上的脱模剂，否则它会影响下一步密封材料的粘贴。密封材料碳粉有许多气孔，如果不使用密封材料的话会在铜线中产生凹点。密封材料进入这些气孔后，可以做成更好的蚀刻掩模板。密封材料采用大片形状，看起来非常像老式的复写纸，只是颜色是绿色的。它们可以从出售碳粉转印纸的相同地方买到。将绿色薄膜包裹住电路板，在保持伸展的情况下用胶带固定住，不要让它折叠或起皱。然后像以前一样送进层压机8次。去除胶带，将绿色薄膜剥掉。这一步过后会在电路板上留下多余的密封材料。电路板上的线可能看起来像并在一起或很脏，特别是在非常窄的走线之间。在我前面几次尝试中，我错误地认为这一步失败了，甚至决定从头再来。事实上，这是非常正常的现象，多余的密封材料很容易清除。买一卷3M的洁净遮蔽胶带，将它粘贴到电路板的两个整表面。用一个复印滚筒或有力的指压将它牢牢粘贴到走线中。然后将胶带撕掉。这样就能去除不在原始碳粉表面的所有多余密封材料。这一步也会让你相信，碳粉和密封材料非常牢固，不是那么容易就能擦除掉。下面的显微镜图像显示了没用胶带和用了胶带后5mil测试图案的差别。效果是很显著的，因此这是不可错失的重要一步(我还没在其它地方看到过这一步)。下图显示了碳粉上的密封材料效应。修补接下来要仔细检查走线中是否有任何断点和针孔。这些断点和针孔很容易用精细的记号笔加以修缮。记号笔的墨水似乎与蚀刻剂结合得非常好。蚀刻现在电路板可以进行蚀刻了。我使用的是氯化铁，虽然也有腐蚀性较低的其它材料。为了不发生溅溢、混乱或废气，可以使用密封塑料袋进行蚀刻。将电路板放入袋中，然后倒入一些蚀刻剂，封好袋口。为了防止滴漏，我在外面又套了一个袋子。将它放在平坦的桌子上，使用复印滚筒将液体铺开，使电路板的所有部分都湿润到。隔一分钟将袋子翻转，再使用滚筒轻压另一面。蚀刻时间主要取决于温度，因此用电吹风可以显著加快蚀刻速度。透过塑料袋应能够清晰地看到电路板，因此在完成蚀刻之前无需拿出来。等到蚀刻完成后，打开塑料袋，戴上手套取出电路板，将板子放在一叠纸巾上，擦掉化学物质。然后在自来水中彻底清洗干净。使用这种方法的话，整个蚀刻过程不会溅出一滴化学液体。蚀刻完的废液应倒入瓶中并得到正确的废弃处理。这种水有极强的腐蚀性，千万不能直接倒入地漏中。清除墨粉现在可以用丙酮等溶剂清除墨粉/密封材料了。但不要错误地使用浸过丙酮的毛巾去擦试电路板。这样做将不可挽回地将墨粉弄进电路板，使电路板非常难看。相反，要将整块电路板浸到丙酮桶中，等待2至3分钟的时间使之渗透到墨粉中，在仍浸润于丙酮之时，使用软鬃毛刷子将墨粉脱离电路板。在将所有墨粉完全从电路板分离之前，不要将电路板从丙酮液中拿出来。有些墨粉可能仍然粘在电路板上，但这似乎是无法避免的。丝印这一步是将一些标记和文字印到电路板上，不过不是用传统的丝网印刷方法，而是用同样的墨粉转印技术，利用以前钻好的对齐标记将图案打印到电路板上。因为在经过铜蚀刻后表面不是完全平坦，位于铜箔边缘的一些图案将无法正确转印。为了尽量减少问题，设计应尽可能避免跨越蚀刻区的边界。

黏度与表面张力是焊料的重要性能。优良的焊料熔融时应具有低的黏度和表面张力。表面张力是物质的本性，不能消除，但可以改变。PCBA焊接中降低表面张力和黏度的主要措施有以下几个。①提高温度。升高温度可以增加熔融焊料内的分子距离，减小液态焊料内分子对表面分子的引力。因此升温可以降低黏度和表面张力。②调整金属合金比例。Sn的表面张力很大，増加Pb可以降低表面张力。在Sn-Pb焊料中增加铅的含量，当Pb的含量达到37％时，表面张力明显减小。③增加活性剂。此举能有效地降低焊料的表面张力，还可以去掉焊料的表面氧化层。④改善焊接环境。采用氮气保护pcba焊接或真空焊接可以减少高温氧化，提高润湿性。PCBA焊接中表面张力的作用是什么，如何降低降低表面张力和黏度表面张力在焊接中的作用：表面张力与润湿力的方向相反，因此表面张力是不利于润湿的因素之一。无论是再流焊、波峰焊还是手工焊，表面张力对于形成良好焊点都是不利因素。但在SMT贴片加工再流焊中表面张力又能被利用一一当焊膏达到熔融温度时，在平衡的表面张力的作用下，会产生自定位效应（SelfAlignment），即当元器件贴放位置有少量偏离时，在表面张力的作用下，元器件能自动被拉回到近似目标位置。因此表面张力使再流工艺对贴装精度的要求比较宽松，比较容易实现高度自动化与高速度。同时也正因为“再流动”及“自定位效应”的特点，SMT再流焊工艺対焊盘设计、元器件标准化等方面有更严格的要求。如果表面张力不平衡，即使贴装位置十分准确，焊接后也会出现元件位置偏移、立碑、桥接等焊接缺陷。波峰焊时，由于SMC/SMD元件体本身的尺寸和高度，或由于高元件挡住矮元件而阻挡了迎面而来的锡波流，又受到锡波流表面张力的影响造成阴影效应，在元件体背面形成液态焊料无法浸润到的挡流区，造成漏焊。转载自网络。

PCBA焊接金属间结合层的质量与厚度和以下因素有关。一、焊料的合金成分合金成分是决定焊膏的熔点及焊点质量的关键参数。从一般的润湿理论上讲，大多数金属较理想的钎焊温度应高于熔点（液相线）温度15.5～71℃之间为宜。对于Sn系合金，建议在液相线之上30～40℃左右。造成PCBA焊接金属间结合层的质量与厚度问题的原因有哪些下面以Sn-Pb焊料合金为例，分析合金成分是决定熔点及焊点质量的关键参数。（1）共晶合金的熔点最低，焊接温度也最低在Sn-Pb合金配比中，共晶合金的熔点最低，63Sn-37Pb共晶合金（B点）的熔点为183℃，PCB焊接温度也最低，在210～230℃左右，焊接时不会损坏元件和PCB电路板。其他任何一种合金配比的液相线都比共晶温度高，如40Sn-60Pb（H点）的液相线为232℃，其SMT贴片焊接温度在260～270℃左右，显然焊接温度超过了元件和PCB印制板的耐受极限温度。（2）共晶合金的结构是最致密的，有利于提高焊点强度所谓共晶焊料就是由固相变液相或由液相变固相均在同一温度下进行，在此组分下的细小晶粒混合物叫做共晶合金。升温时当温度达到共晶点时焊料全部呈液相状态，降温时当温度降到共晶点时，液态焊料一下子全部变成固相状态，因此焊点凝固时形成的结晶颗粒最小，结构最致密，焊点强度最高。而其他配比的合金冷凝时间长，先结晶的颗粒会长大，影响焊点强度。（3）共晶合金凝固时没有塑性范围或粘稠范围，有利于焊接工艺的控制共晶合金在升温时只要到达共晶点温度，就会立即从固相变成液相；反之，冷却凝固时只要降到共晶点温度，就会立即从液相变成固相，因此共晶合金在熔化和凝固过程中没有塑性范围。合金凝固温度范围（塑性范围）对焊接的工艺性和焊点质量影响极大。塑性范围大的合金，在合金凝固、形成焊点时需要较长时间，如果在合金凝固期间PCB和元器件有任何振动（包括PCB变形），都会造成“焊点扰动”，有可能会发生焊点开裂，使设备过早损坏。从以上分析可以得出结论：合金成分是决定焊膏的熔点及熔点质最的关键参数。因此，无论是传统的Sn-Pb焊料还是无铅焊料，要求焊料的合金组分尽量达到共晶或近共晶。二、合金表面的氧化程度合金粉末表面的氧化物含量也直接影响焊膏的可焊性。因为扩散只能在清洁的金属表面进行。虽然助焊剂有清洗金属表面氧化物的功能。但不能驱除严重的氧化问题。要求合金粉末的含氧量应小于0.5%，最好控制在80x10的负6次方以下。转载自网络。

引言多波束成像声纳利用了数字成像技术，在海底探测范围内形成距离一方位二维声图像，具有很高的系统稳定性和很强的信号处理能力。但是由于数字成像系统数据运算量大、需要实时成像等特点，对处理器性能要求很高。随着适用于并行处理的现场可编程门阵列(FPGA)器件的快速发展，采用大规模FPGA为处理器的图像声纳，在提高了整体性能的同时，其系统结构也更加简单。1系统概况该成像声纳的电路系统处于一个密封的水密舱内部，由180路基元的收发模块、实时信号处理模块、数据传输与控制模块、电源模块以及接口板和一些连接器组成。具体声纳头内部的构成如图1所示。图中深色部分为声纳的发射和接收声基阵。系统工作时，通过发射声基阵将发射模块产生的震荡信号转换成脉冲声波发射出去，信号在水底形成反射，反射的声波信号再经接收声基阵转换为电信号，进入接收电路。接收声基阵具有180个基元，每个基元输出的回波信号通过接口板进入接收电路进行信号的调理与采集。采集后的180路数字信号再进入信号处理模块，该模块对采集数据进行复解调、抽样和数字滤波等一系列的处理，实现数字波束形成以及控制千兆网传输系统上发终的波束数据。同时干端PC实时下发控制命令，对发射接收电路和波束形成过程进行控制。电源模块则负责给成像声纳系统中各个分模块供电。该系统的功能框图如图2所示。2系统硬件模块设计2.1发射接收模块设计发射接收电路性能的好坏直接影响了多波束声纳成像的质量。发射接收模块的原理框图如图3所示。功放电路在由频率合成器产生的工作频率信号、脉宽控制电路和功率控制电路的共同作用下，产生不同强度、不同脉宽的振荡信号，此信号加载在发射基阵上，转换成脉冲波发射出去。接收基阵通过FPGA的控制信号同步地将声纳回波转换成电信号，送入接收机前端的调理采集电路中进行小信号的前置放大、TVG/AGC放大、滤波和采集等处理，产生180通道的数字信号。FPGA根据PC下发的指令控制增益控制放大模块和ADC模块，对信号进行时间增益放大和自动增益控制。2.2数字信号处理及传输模块设计根据设计要求，数字信号处理及传输模块主要实现对回波数据进行波束形成，以及通过千兆网口上发波束数据和下发PC端的控制命令。该模块电路的总体框图如图4所示。声纳接收模块的信号调理采集电路同时采集各接收阵元的回波信号，产生180路数字差分信号。在数信号处理模块中，对采集的信号依次作复解调、滤波抽取和波束形成等处理，终输出512个波束数据。具体的信号处理流程如图5所示。本系统采用Virtex6XC6VLX550T芯片作为实时数据处理及波束形成的器件。实际算法所需的资源数量和XC6VLX550T的资源数量略——编者注。数字信号处理模块输出的波束在100m的量程范围内具有58.007Mbps的数据传输率，本系统采用2倍以上的设计余量，通过千兆网来实现波束数据的网络传输。设计中采用Xilinx公司的Vitex-5FX70T的FPGA为平台，基于该芯片内部的PowerPC440硬核处理器，在该处理器上移植VxWorks操作系统，完成数据的网络传输功能。片上系统的设计框图如图6所示。PowerPC440处理器利用PLB总线控制外围设备IP核，将FIFO中的波束数据通过NPI接口搬移到DDR2中，达到一定的数据量后，再通过DMA通道将数据从千兆以太网发送出去。由于FPGA内部BlockRAM的容量无法满足VxWorks对存储空间的需求，因此使用一片32MB的FLASH来存储VxWorks映像和引导程序，以及一片256MB的DDR为其提供运行程序的空间，RS232串口作为调试时的输入/输出。该模块通过千兆网口可以接收到干端PC下发的控制命令，实现对发射接收模块、信号调理采集模块、信号处理及波束形成模块和千兆网数据传输等模块的控制。2.3系统电源设计根据系统技术指标要求，多波束成像声纳的电源由干端电源盒产生的48V直流电压供应，通过电缆传输到水下声纳头内部的电源板上。电源板对系统中各模块供电，既要达到功耗要求，又要满足各模块之间的电源隔离。因此电源板中采用了砖形隔离模块，产生了发射机所需的+95V、+15V和+5V，以及接收机所需的±5.5V、+2.1V。其中发射机电源地和接收机电源地隔离，以避免发射机噪声通过地信号进入接收机中。接收机所需的电源通过板间接线从电源板连到数字信号处理板上。调理采集板所需的电源信号则从数字信号处理板通过层间接插座向各个调理采集小板分发。在每块调理采集小板上，上述电源信号经过低噪音的LDO线性低压降电源芯片进行稳压。数字信号处理板的电源地和调理采集板的电源地通过磁珠在电源板上单点共接。数字信号处理板中电流的回流路径比调理采集板中电流的回流路径短，数字部分的地相对于系统地的阻抗更低，因此数字信号处理板地上的噪声不能通过电流回流到信号调理采集板中，从而避免了模拟信号受到数字信号的干扰。从电源板过来的电源信号在数字信号处理板上通过LT公司的LTM4600进行电平转换，得到FPGA及其外嗣设备所需的电源信号。2.4系统架构设计如上所述，本系统的硬件平台由发射机、信号调理采集板、数字信号处理板、电源板以及一些接口板和连接器件组成。系统工作时，声纳回波信号从接收基阵上通过转接板传输到各调理采集板中进行采集，完成采集后的信号再通过板对板层叠连接器汇总到数字信号处理板中做波束形成处理，波束数据从以太网口输出，通过千兆网传输线上传到干端PC进行成像显示，按照这种信号通路来设计系统硬件平台的架构。在设计时，为了减小系统体积和设计风险，将180路信号调理采集模块分成6块小板实现，每块调理采集小板按照32路设计。6块小板分成两个区，每个区层叠三层，并通过1mm脚间距的层叠连接器将小板上采集的信号传输到数字信号处理板上。发射机放置在声纳头部，和声纳舱中的接收模块隔离，以减小相互之间的信号干扰。电源板为系统中发热量的设备，方案中将电源板放在系统顶部，板上的各电源模块紧贴声纳头壁，在系统运行时可以将电源板产生的热量及时地引导到机壳上，散发到周同的水体中。系统的整体架构如图7所示。6块调理小板的电路结构完全一致，通过层间接插座传递信号。接插座的层叠设计需要满足在调理板堆叠次序任意的情况下，使得不同的板层输出不同通道的采集信号。图8为层叠结构示意图，图中F1、F2、F3分别代表不同接插座所在层为层、第二层和第三层，TOP和BOTTOM则表示接插座布于同层板的不同面。装配时，上一层板的BOTTOM插座接下一层板的TOP插头，层板的BOTTOM插座插在数字信号处理板的插头上。图中每一层板的TOP和BOTTOM接插座上具有相同网络标号的引脚在电气上是相连的，如P5的“1”号引脚和P6的“3”号引脚在电气上属于同一网络“A”。现不妨假设每一层板采集两个通道的信号，各层板采集的两个通道信号分别输入到插头P1、P3和P5的2、6脚(标有黑色圈)，再由P2、P4和P6插座依次传递到母板上。如图所示，三层板总共采集和传输了6个通道的信号：A、B、C、D、E和F。层板采集到通道A和通道D的信号，第二层板采集到通道B和通道E的信号，第三层板采集到通道C和通道F的信号。第三层板上TOP插头和层板的BOTTOM插座信号对应关系完全一致。调试的时候，只要对应好网络便可以在任何一层板的接插座上测试到每一层板上两个通道采集的数据。本系统中各层调理采集板采集32个通道的数据，通过6块层叠接插座实现板间信号的传输。3系统显控设计干端软件有控制和显示的功能，控制部分主要是通过网口向水下设备发送控制命令，显示部分则是将波束形成后的数据经过处理后呈现图像，实现声纳成像的功能。考虑到图像显示的速度，采用多线程工作模式，分别创建数据接收线程和数据显示线程，同时完成成像功能。干端主控软件对外数据接口有网口和串口两种，以太网口主要传输控制命令、参数及图形数据，三路RS232串口分别接收来自外部的定位信息如测深仪、GPS、姿态仪等。干端主控软件接收到的波束数据为方位一距离向的二维数组，即原始一帧数据为矩形图像，其中方位向为512个波束值。而实际的数据为扇形的，以接收点为圆心，512个波束值为同一距离90度扇形上的点。所以在进行图像显示的时候需要将原始数据进行转换。具体的转换过程如图9所示。设原始矩形中的点(j，k)，经过转换算法后对应扇形图像上点的坐标为(x，y)，方位角α(单位弧度)，则：其中width为扇形角对应的弦长，t为图像上近场盲区中的像素点数，pointnum为量程接收到的距离向上的点数，则pointnum+t表示对应量程时图像距离向上的像素点。4测试结果及分析测试信号为脉冲调制正弦波，信号脉宽为0.2ms，脉冲重复周期为67ms，测试结果表明系统可正常工作，PC端显示出测试信号所形成的512个波束，根据信号的幅度变化，窗口内的条纹信号也可相应低由暗到明。综合测试结果，水下被测目标清晰可见，其外形尺寸和实物十分吻合，系统性能优良。结语文中给出了一种基于FPGA的多波束成像声纳整机的系统设计方案。该系统基于Xilinx公司的FPGA芯片，根据干端PC下发的控制指令对180个基元的发射接收电路进行控制，实现对180路通道的水声信号的调理和采集，完成数字波束形成，并将波束数据通过千兆网上传至干端PC进行显示。该系统架构紧凑，整机集成度高，且测试结果表明该系统性能优良，可满足实际的水下目标探测的需要。来源：维库电子市场网

波峰焊保养的好坏关系到波峰焊的使用质量和使用时间，恰当的波峰焊保养能够延伸使用寿命进步波峰焊质量和功率及使用率。如果不定期对波峰焊设备进行保养会造成的危害有哪些。不对波峰焊设备进行保养会有哪些不良后果一、波峰焊机械部分不保养会造成的危害如果波峰焊机台运转时太长，就会出现螺丝松脱，齿轮牙轮密和度不好，链条速度减慢，传动轴可能生锈导致轨道变形，就会导致掉板，卡板现象，出现炉后品质不良，轨道水平变形等状况。发热管部分：如果使用时间过长未对发热管保养和更换，会出现发热管发热温度不均匀，发热管老化，断裂。如出现冷焊，锡珠，短等不良，DIP波峰焊就会影响助焊剂对PCBA的作用。锡槽的焊锡熔化时间延长，因温度不匀导致爆锡，温控表示不准确等等。这样既对品质没有保证又浪费了生产时间，更会增加机械成本，人工成本和物料成本。二、波峰焊机电气部分不保养会造成的危害如果波峰焊机台连转时太长未保养，检修或未更换一些部件，就会导致电线的绝缘电阻增大，使之导电性能不强，接触不良，在通电时会拉孤光，短路，此时电路中的电流就会成倍增长，可能烧坏电气部件，仪表。喷雾部份：如果长时间生产不对喷雾系统进行保养会导致光电感应失灵，PLC程序控制不准确，与轨道马达喷雾马达同步的识码器识别资料不精确，喷雾马达速度减慢等故障。此故障会影响助焊剂喷雾不均匀，喷嘴堵塞，压力不够，流量减少，助焊剂水分增多等现象。不谨影响了炉后的品质还增加了炉后检修人员。总体来讲波峰焊机不做保养就会减少波峰焊机的使用寿命，增加波峰焊产品的生产成本，造成波峰焊后的电子产品质量批量不良。所以所有的自动化设备包括波峰焊机，一定要做定期的保养维护。转载自网络。

为了确保组装PCB的高质量和可靠性，PCB制造商和装配商必须在制造和装配过程中的不同阶段对电路板进行检查，以消除表面缺陷。此外，及时和专业的检查能够导致在电气测试之前暴露的缺陷，并有利于统计过程控制（SPC）的数据积累。一、为了提高产品的合格率随着产品合格率的提高，产品的直通率将大幅度提高。PCBA测试是PCBA加工整个生产过程中的一个环节，是控制产品质量的重要手段。二、为了获得更好的用户体验如果条件允许，每一个产品都需要基本的测试，如测试ICT，FCT测试，一些测试，如疲劳试验，在恶劣环境下的压力测试，老化测试，取样只能检测的产品，我们的心将有一个底部，只有经得起考验的产品，用户会喜欢的。如果在检测过程中发现问题，我们也可以及时进行修正和调整，使整个产品更加完整，避免产品投放市场后出现严重后果。PCBA电路板的检验条件和标准是什么三、PCBA电路板的检验条件1、为了防止零部件受到污染，您必须选择EOS/ESD全防护手套或指套，并佩戴静电环。光源是白色或者荧光灯。光强度必须在100勒克斯以上，并在10秒内可以清晰分析可见。2.、检查方法：将产品放置在离眼睛约40厘米处，上下约45度，用目视或三倍放大镜检查。3、检查标准：（按QS9000？采样采样=0AQL=0.4％的水平;作为特殊客户的要求，由顾客接受标准确定的）4、抽样方案：MIL-STD-105EⅡ级标准型单次抽样5、判定检验的标准：严重存在缺陷（CR）AQL0％6、主要缺点（MA）AQL0.4％7、一种次要缺陷（MI）AQL0.65％四、PCBA板检验标准1、严重缺陷（以CR表示）：足以对人或机器造成伤害或危及生命安全的任何缺陷，例如：不遵守安全规定/机器烧毁/触电。2、主要缺点（以MA表示）：由于材料原因可能对产品造成损坏、功能异常或影响产品使用寿命的缺点。3、小缺点（以MI表示）：不影响产品的功能和使用寿命，外观有缺陷，机构装配有轻微缺陷或差异。转载自网络。

现场可编程门阵列（FPGA）作为专用集成电路（ASIC）领域的一种半定制电路，可以根据设计的需要灵活实现各种接口或者总线的输出，在设备端的通信产品中已得到越来越广泛的使用。FPGA是基于静态随机存储器（SRAM）结构的，断电后程序丢失后的每次上电都需要重新加载程序。且随着FPGA规模的升级，加载程序的容量也越来越大，如Xilinx公司的Spartan-6系列中的6SLX150T，其加载容量最大可以达到4.125MB。1FPGA常用配置方式FPGA的配置数据通常存放在系统中的存储器件中，上电后控制器读取存储器中的bit文件并加载到FPGA中，配置方式有JTAG、从并、从串、主从4种，不同厂家叫法不同，但实现方式基本都是一样的。（1）边界扫描JTAG方式。单板调试阶段常用JTAG模式，该方式需要控制器，FPGA等芯片JTAG接口构成菊花链，且在该模式下，控制器其他功能不能使用。（2）从串方式。从串加载方式占用资源少，主要是和FPGA相连的I/O接口较少，但是一个配置时钟只能传输一个bit数据，速度相对较低。（3）主从方式。该方式最主要的缺点是配套使用的FLASH存储器必须是FPGA厂家指定的型号，且这个FLASH容量不大，不能和控制器的FLASH共用，使用这种方式，单板上就会有两个FLASH，增加产品成本，因此该方案使用较少。（4）从并方式。即文章中探讨的FPGA加载方案。2从并加载方式的实现以Xilinx公司Spartan-6系列FPGA为例，与从并加载相关的管脚如表1所示。表1从并加载管脚名称由表1可以看出，从并加载接口占用的管脚资源是比较多的，即使加载数据总线使用8位，也要14个管脚，CPU一般没有这么多通用输入/输出（GPIO）口，因此从并加载一般和CPLD配套使用。其加载流程如图1所示。图1SPARTAN-6从并加载流程3基于CPLD的FPGA加载方案3.1方案介绍在设备端通信产品中，基于CPLD的FPGA从并加载框如图2所示，配置数据存储在FLASH中，且在加载数据之前，CPU通过局部总线和双倍速内存（DDR）接口，将配置数据从FLASH中搬移到DDR颗粒；真正需要加载时，再通过DDR2接口将配置数据搬移到CPU的缓存中，DDR2接口速度很快，其时钟频率可以达到266MHz，因此①、②两步加载时间可以忽略不计。图2基于CPLD的FPGA从并加载框之后CPU通过和CPLD的接口③——8位的局部总线接口，将配置数据逐字节的写入CPLD的寄存器中。以MIPS系列CPUXLS408为例，XLS408工作时钟频率为66.7MHz，写总线周期最快需要10个工作时钟周期，即6.67MHz，这一步受局部总线速度限制。数据写入到CPLD后，再通过接口④——CPLD与FPGA之间的从并接口，将数据加载到FPGA，从并接口是同步总线，加载时间受限于总线时钟CCLK频率。本方案的优点为：①、②两条路径可以在加载之前处理，且运行速度快，不占用加载时间。加载时间只受③、④的限制，而③受限于写总线周期间隔，④受限于从并接口的时钟。3.2程序实现CPLD从并程序采用verilog语言实现，该加载模块接口定义如下：程序实现流如图3所示。图3基于CPLD从并加载FPGA的程序流程FPGA加载片选和写信号产生部分代码如下：4仿真及加载结果分析基于modelsim6.5SE仿真波形可以看出CPU每加载1字节数据需要向CPLD写1次加载数据，这共需花费一个局部总线周期，局部总线频率最快为6.67MHz。因此CPU加载4.125MB数据到CPLD共需时间为：CPLD需要1个CCLK周期写1字节数据到FPGA，CCLK则是利用CPU局部总线的写信号产生，可以实现CCLK和数据的同步，因此CCLK时钟速率为6.67MHz，因此加载4.125MB数据到FPGA，共需时间为：FPGA上电需要1ms，因此当FPGA使用SPARTAN-6系列最高端的6SLX150T时，采用基于CPLD的从并加载方式，共需要的加载时间为1.221s，满足通信产品FPGA加载时间小于2s的要求。而如果采用从串等加载方式，使用ARM7处理器作为控制器，对于CycloneII系列中的EP2C35，配置文件大小1.16MB，加载时间需要1.30min；采用基于CPLD的从串加载方式，加载同样4.125MB的FPGA数据，CPLD加载时钟33MHz，则加载时间需要3.8s，FPGA加载时间过长，则会影响系统的启动时间。表2是常用加载方式加载6SLX150T型号FPGA芯片数据所需时间比较。表2FPGA加载时间对比从上述分析可以得出结论，如果提高CPU的局部总线写速度，加载FPGA的时间就会更快。5结束语使用基于CPLD的FPGA从并加载方案，相对于其它几种加载方式，虽然加载管脚增多，但加载时间大大缩短，并且如果提高CPU局部总线的写速度，加载速度有进一步提高空间，满足通信系统快速启动的要求，具有很高的实用价值。来源：维库电子市场网

基于FPGA设计数字日历可以实现以软件方式设计硬件的目的，无需购买专用数字芯片，从而克服了传统利用多片数字集成电路设计数字日历存在焊接麻烦、调试繁琐、成本较高等问题。而且，基于FPGA的数字日历与传统系统相比，在设计灵活、开发速度、降低成本、计时精度、功能实现上都得到大幅度提升，能够更好地满足人们日常生活的需要。本文介绍如何利用VHDL硬件描述语言设计一个具有年、月、日、星期、时、分、秒计时显示功能，时间调整功能和整点报时功能的数字日历。在QuartusⅡ开发环境下，采用自顶向下的设计方法，建立各个基本模块，再构建成一个完整的基于FPGA设计的数字日历的顶层模块，然后对其进行编译、仿真、引脚锁定，最终下载到可编程逻辑器件上进行结果验证。1数字日历整体设计方案基于FPGA的数字日历设计分为硬件设计和软件设计两大部分。其原理框图如图1所示。整个数字日历由六个部分组成：显示控制部分，时分秒部分，年月日部分，定时与整点报时部分，星期部分，调整控制部分。秒、分、时分别由两个60进制的计数器和一个24进制的计数器组成。当个计数器达到进位的条件时向下一计数器进位。同样日、月、年也是由不同的计数器组成，当达到所需进位的条件时向下一计数器进位，各计数器在进位的同时分别把各自的结果输出给显示部分进行实时显示。图1数字日历原理框图2数字日历的工作原理首先由外部振荡器产生稳定的高频脉冲信号，作为数字日历的时间基准，然后经过分频器输出标准秒脉冲，输入到FPGA的CLOCK端，实现计数。当秒计数器满60后向分计数器进位，分计数器满60后向小时计数器进位，小时计数器按照“24进1”规律计数。计满后各计数器清零，重新计数。日部分由于日有28天、29天、30天、31天4种情况，故日由年和月共同判断其天数，日计满后向月进位，月满后向年进位。计数器的输出分别经译码器送数码管显示。计时出现误差时，可以用校时电路校时、校分、校秒和校年、校月、校日。设计中用到了6个按键K1，K2，K3，K4，ZHENG，NAO。其中K1用于切换显示，刚开始时显示日期，按两次K1显示星期+时间，再按两次K1显示定时时间，再按两次重新显示日期，以此循环。K2、K3和K4配合进行调节：开始正常显示不进行调节；当按两下K2键切换到对分钟进行调节，此时每按两下K3键分钟加1；再按两下K2键切换到对小时进行调节，此时每按两下K3键小时加1；依照分钟→小时→星期→天→月→年→定时→正常→分钟的次序循环调节，每按两下K2键切换到调节相应显示，此时每按下K3键两次，对应显示加1；当切换到定时调节时，每按两下K3键，定时的分钟加1，此时按两下K4键，切换到定时小时调节，每按两下K3键，定时的小时加1。按键ZHENG和NAO为整点报时和定时闹钟的使能端（低电平有效）。3软件设计软件设计分为秒分时、年月日、按键调整、控制显示、闹钟等几大模块。设计好各子模块，然后在原理图编辑窗口创建顶层原理图文件shuzirili.bdf，将各子模块按照逻辑关系连接起来得到数字日历电路核心部分的原理图。下面对各子模块设计及仿真进行介绍。3.1时分秒模块分和秒都是60进制的计数器，小时则是24进制的计数器，先对各个子模块进行设计编译，验证无误后再将其组织到一起。外部时钟信号通过秒模块的clk输入，产生的进位信号输送到分模块的clk，分模块产生的进位信号输送到小时模块的clk，构成时分秒模块。其结构图如图2所示。图2时分秒原理图3.2星期模块星期模块为七进制计数器。其计数时钟信号来自于调时电路产生的星期进位脉冲信号，计数至6瞬间，计星期模块返回0重新开始计数。3.3年月日模块年月日模块有daycounter模块、days-control模块、monthcounter模块、yearcounter模块组成，具有大小月判断和闰年判断功能，其结构图如图3所示。图3年月日连接框图下面以年月日模块为例，连接好之后进行编译并仿真，闰/平年的2月仿真结果如图4，图5所示，年进位如图6所示。图4仿真结果（2008年2月）图5仿真结果（2005年2月）图6仿真结果（2004年12月）年月日模块计数设定为2000年~2999年，从图4中可以看出2008年2月，计数到29天；从图5得到2005年2月计数到28天；从图6看出2004年12月计数到31天，设计正确。3.4定时模块定时模块通过按键K4来切换调节定时的分钟和小时，调整功能由调时模块的按键K3来完成，每按两下K3对应的显示加1。3.5调时模块调时模块设计思想是：通过把整个设计中的上一个模块（比如：分的上一个模块是秒；年的上一个模块是月，等等）的进位输出接到本模块的输入in，out接到下一个模块的时钟输入。正常状态下sout=fin，fout=hin，hout=din，dout=min，mout=yin，win=hout；当每按下两次K2键，产生一个上升沿分别对fin，hin，win，din，min，yin，dingshi调节，调节信号由K3给出。其中定义一个信号w，计数到7返0，对应正常状态，fin，hin，win，din，min，yin，dingshi7个状态。当K2每来一个上升沿时，分别对分，时，星期，天，月，年以及定时调整，调整信号由K3给出，经仿真调时模块结果与系统设计要求符合。3.6控制模块控制模块通过K1按键进行切换显示调整，起初显示年月日，按下2次K1显示时间，再按下2次显示定时时间。若仿真参数设置数值为：2013年05月15日，星期三，15:28（33s），定时为07:19。仿真后结果如图7所示。从图7可以看出，通过K1按键控制显示，开始显示年月日：20130515,当按下K1两下，显示星期+时间：03152833；再按两下显示定时时间：00000719。仿真结果与预期设计一致，设计正确。图7仿真结果3.7闹钟模块闹钟模块设计为当定时时间到或者整点时闹铃响，分别有ZHENG，NAO两个控制端子控制，低电平有效。经验证，定时和整点报时仿真结果均符合设计要求。3.8顶层模块将各个子模块设计好之后，并创建各自文件的图元，以供原理图设计文件中调用。然后在原理图编辑窗口创建顶层原理图文件shuzirili.bdf，即将各图元的引线端子按照逻辑关系连接起来，得到如图8所示的完整原理图，也即顶层模块。对顶层文件分别进行时间、日期、闹铃功能的波形仿真，得到的仿真结果和预想设计一致，表明设计正确。图8顶层原理图4硬件验证在QuartusⅡ开发环境中完成上述软件设计及仿真后，最后还需将程序下载到FPGA器件中进行硬件测试，以进一步验证所设计程序是否正确。硬件验证时，还需对顶层文件进行管脚分配、并编译，然后将编译好的目标文件通过下载电缆下载到FPGA开发板中进行验证和调试。采用GW48-SPOC/EDA实验开发系统并设置在工作模式0来验证设计结果。下面仅给出部分验证结果。刚完成下载，数码管显示20000000,按两下K1切换到时间显示，才刚刚开始计数，同时扬声器发出“滴答滴答”的频率为1Hz的响声（为整点报时）60s，然后通过按键8（K1）、键7（K2）、键6（K3）、键5（K4）对各个功能进行验证。首先调整时间，按两下K2键切换到分的调整，此时每按两下K3键，分钟加1，验证过程中看到加到59就变为00；再按两下K2键切换到小时的调整，此时每按两下K3键，分钟加1；用同样的方法调整星期，天，月，年以及定时的分钟和小时。调整日期为2013年7月31号，当再调整天时，就变为2013年7月1号，结果如图9所示。其他月份实验结果也符合生活规律，与设计要求一致。

1引言近些年来，随着电子技术的发展，无线通信技术、计算机网络的发展，分布式无线数据采集网络技术开始兴起，并迅速的应用到各个领域。在一些地形复杂，不适合人类出现的区域需要进行数据采集的情况下，都可以适当的选择无线分布式采集来进行。现有的无线分布式采集系统中，往往使用单片机、DSP等作为系统的主控控制单元。但是由于其自身工作特点，往往对于精确的定时控制以及并行处理能力上比FPGA弱。随着FPGA等可编程逻辑器件的发展，为无线数据可靠传输提供了很好的实现平台。采用FPGA作为时序控制和信号处理的处理器，将使系统电路设计更加简洁、可靠、灵活，可有效的缩短开发周期，并降低开发成本。为此，基于CycloneIV+STM32设计了一种新型的无线分布式采集系统，实现了数据的高可靠和同步传输。设计主要由3大部分组成：编码器、译码器、无线收发电台。在对编码器、译码器同步校准后，对待发送数据进行卷积编码，并转换为串行数据。数据转换为串行数据后，在串行数据帧头加入Barker码来实现帧的同步，并使用2条互为备份的数据传送通道同时发送数据。在数据接收端检测到barker码后，本地对互为备份的双通道数据进行viterbi译码（本文设计的viterbi译码器采用并行结构，大大的降低译码时间）。译码结束后，本地对双通道数据进行循环冗余校验，并做出判选，最后执行相应指令。并在规定时间给出相应反馈信号。设计的无线采集系统，即使某一数据通道出现少量错码，系统仍能有效的恢复出数据，并进行可靠的数据传输。系统添加了监控模块，实时备份上传的数据并监控，如发现不能正常上传，则启用备用模块保证整个系统正常工作。系统不仅能实现数据的高可靠和同步传输，而且具有很好的适用性，可广泛应用工业中。2无线分布式采集系统简介2.1系统硬件简介无线分布式采集系统包括编码器、译码器（编码器、译码器硬件完全相同，只是配置逻辑不同，可配置为编码器、译码器、中继站）和无线通信电台。如图1所示，这是一个最简单的一对一式分布式系统。图1无线分布式采集系统结构编码器作为上位机与译码器之间的桥梁，通过USB/RS485通道进行发送、接收命令和数据。译码器接收编码器发来的命令进行配置和采集，并将数据存储至DDR2中。译码器收到上传命令后，上传数据至编码器。编码器/译码器硬件系统框图如图2所示。本系统主控单元由FPGA完成。FPGA选用Altera公司的EP4CGX30F407,逻辑单元为29440个，80个18×18乘法器，多达290个用户自定义IO。STM32作为监控和备用单元组成系统的基本架构，STM32F407ZG系列是基于高性能的ARMCortexTM-M4F的32位RISC内核，工作频率高达168MHz，该STM32F407ZG系列采用高速嵌入式存储器（多达1MB闪存，高达192KB的SRAM），拥有3个12位ADC，2个DAC，1个低功耗RTC，12个通用16位定时器，2个通用32位定时器。人机交互部分由16X2液晶显示字符模块和4个按键组成，其主要功能是通过按键对基站编号设置并显示在LCD上。无线模块选用WSN-03系列无线模块作为收发平台，工作电压为5V，传输速率和工作频段等都可配置。目前传输速率最大为115200bps,工作频为433MHz可调。无线模块与FPGA主要以RXD/A，TXD/B,NRST（复位控制），SET（设置模块参数），SLP（休眠控制）信号线连接。GPS模块选用VKl6U6进行定位，与FPGA以UART接口连接，波特率定位9600bps。ADC选用基于△-Σ技术的32bits高精度低功耗模数转换芯片ADSl282，采样信号电平范围：差分输人一2.5~+2.5V。单个译码器有6个采集通道，以2k采样率，采样时常16S来计算，单个译码器纯数据量为6×2k×16×24-6144Kbits.考虑到编码器，一次采样，8个基站的数据经编码后数据总量为98304Kbits，所以编码器和译码器需增加l片MicronTechnology公司的MT47H256M8HG-37EIT（256Meg×8）作为缓存空间。由于DDR2SDRAM需要特定的控制读写时序，系统直接采用QuartusII自带的“DDR2SDRAMHigh-PerformanceController”IPCORE。USB部分由2个通道组成，一个是由FPGA、CY7C68013和USB接口组成；另一个由STM32（自带USB驱动）和USB接口组成。同时本设计中还添加了RS485串口，使整个系统与上位机能保持实时通信，为系统的远程控制提供了可能，并能保持系统更新。图2系统框架2.2系统数据流程系统的数据流程为：同步校准译码器，设置各个译码器接收命令后的延时-编码器配置采集参数、命令-译码器采集数据保存至DDR2中一各译码器分时接收数据上传命令并上传数据-编码器将数据汇总保存至DDR2-数据收集齐后通过USB/RS485上传至上位机。译码器节点配合计算机对各个点的数据进行轮询采集，它包含了无线传输模块和与计算机通信的USB接口。STM32将组帧后的数据备份并实时监控FPGA，如在规定时间或未能按指令进行工作，STM32将替代FPGA并使FPGA进入断电状态。2.3系统组帧格式编码器与译码器之间是一对多的关系，译码器分时上传数据，译码器有2个通道，译码器有唯一的配置编号。数据帧的格式如图3所示。数据帧中除20字节有效数据之外，还包括组号、目的编号等。图3编码器、译码器间数据帧格式为了改进接收信号质量，本系统引入信道编码的方法来改善信道质量。具体如图4所示。发送端对数据进行组帧、并串转换、卷积编码、加入同步帧信息后，把数据发送至无线通信电台进行调制。接收端的无线通信电台对信号进行解调后发送数据至接收端的FPGA.接收端的FPGA检测到帧同步信息后对接下来的数据保存，并进行Viterbi译码。FPGA对双通道的数据进行冗余校验，并选择正确的数据执行相关操作。图4无线数据传输3无线分布式采集系统数据传输的实现3.1可靠性待发数据经卷积编码，互为备份的双通道发送，Viterbi译码，冗余校验，数据判选，系统能够很好的进行无线收发。3.1.1卷积编码数据组帧完成后，由低位至高位进行并串转换，进行卷积编码。卷积编码是一种纠错信道编码，是由连续的输入信息序列经编码后得到连续输出的编码序列口。以（n,k,m）来描述卷积码，k为每次输入到卷积编码器的bit数，行为每k元组码字对应的卷积码输出n元组码字，m为编码储存度。卷积编码生成的n元组元不仅与当前输入有关系，还与前面m一1个输入的k元组有关系。本系统采用（2,1,4）卷积编码器，如图5所示。图中“+”代表异或。每bit经编码后都有2bit输出（C1,C2）。图5（2,1,4）卷积编码器3.1.2Viterbi译码接收端有2个接收通道，互不干扰。接收端对2个通道同时译码。译码采用Viterbi译码。Viterbi译码算法是一种卷积码的解码算法。Viterbi译码根据最大似然算法规则，能达到最佳译码，特别适合向前纠错。以本设计为例，根据图5,编码器4个延时状态（0，1）组成整个编码器的16个状态（D4D3D2D1），每个状态在编码器输入1或0时，跳转到另一个状态。并且输出也随之改变。译码就是编码的逆过程。算法规定任意t时刻收到的数据都要进行32次路径值计算、16次比较，比较后每个状态只保存一个路径值，为接下来计算减少了一半的运算量。反复208次，从16条幸存路径中选出一条路径值最小的，反推出这条路径，得出相应的译码输出。考虑到每次译码后，译码器都能回到初始状态，所以源数据最后加了8bit的“0”。本设计采用并行处理结构，经214个周期还原出源码。在设计FPGA逻辑时，基本采用多条并行的流水线技术，译码部分包含4个子模块：加比选模块、回溯模块、存储模块和时钟控制模块。路径值的计算和比较在3个时钟周期内完成，4个模块同时运行，大大的降低了译码时间。另外，为了提高FPGA效率，系统加入采样触发信号，保证系逻辑能够稳定运行。3.1.3数据判选经译码后，接收端已接收到2组互为备份的数据。经实践证明，简单的并联冗余能大大的提高系统的可靠性。具体选择流程如图6所示。2路数据经Viterbi译码后，开始接收一帧数据，并写入RAM中，同时计算CRC校验、帧完整性检测、ID是否符合本地。上述检测都没问题时，对2路幸存路径的度量值进行比较，选择值小的通道作为最终数据。图6数据的选择3.2同步的实现为了保证编码器和译码器之间能严格实现同步，数据帧需要加入同步帧。实现帧同步的方法通常有2种：起止同步法和集中式插入同步法。起止式同步比较简单，一般在数据码元的开始和结束位置加入特定的起始和停止脉冲来表示数据帧的开始和结束。集中插入式同步法中插人的同步码要求在接收端进行同步识别时出现伪同步的概率尽可能低，并且要求该码具有尖锐的自相关特性以便识别。7位巴克码作为帧同步码，其局部自相关函数为：由上公式计算可知，7位巴克码的自相关函数在j一0时出现尖锐的单峰特性。设计中采用2组同步帧头作为同步码，同步帧头由7位巴克码和1bit的0组成。到现在为止，待发数据bit数为：208×2+8×2-432bits。经调制解调后，接收端检测帧同步信息，同步信息为2组11100100组成。每组同步信息高7位与7位巴克码相比，允许出错位数在1位以内。设P为码元错误概率，行为同步码组的码元数，m为判决其允许码组中的错误码元最大数，在本系统中行n=7，m=1。在P=0.01时，单一barker码的漏同步概率为：当2组同步帧都满足时，帧同步建立，接收端保存接下来的数据。无线通信电台与FPGA以rs485连接，如图7所示，FPGA检测X是否为“0”，当检测到“0”，不接收端对接下来的数据X与本地巴克码对应位进行位异或运算。当检测1bytebarker码，错1位以内时，发出一value脉冲。当检测到2个value脉冲时，说明同步已建立，接收端开始存储接下来的数据。图7barler码识别4系统监控模块的实现STM32与FPGA连接如图8所示，由于ARM与FPGA的相互通信直接影响着控制器的性能，所以该并行总线的设计就成为一个非常关键的问题。该总线可以包括芯片的地址总线（ADDR[021]）、数据总线（DB[015]）、控制总线、复位信号（nRST）以及中断信号线（INT），其中控制总线包括使能信号（nOE）、片选信号（nCS）、读信号（nRD）、写信号（nWE），这样做的好处是，将FPGA芯片存储器化，即STM32可通过对特定地址的访问来控制FPGA工作，并且可通过共同的复位信号将STM32与FPGA芯片同时复位，尽量避免总线竞争和冒险现象的出现。

短波通信又称高频通信，是利用HF波段（3-30MHz）电磁波进行的无线电通信。短波通信主要靠天波传播，可经电离层一次或数次反射，最远可传至上万里，如按气候、电离层的电子密度和高度的日变化以及通信距离等因素选择合适频率，就可用较小功率进行远距离通信。短波通信设备较简单，机动性大，因此也适应于应急通信和抗灾通信。现代短波通信接收机正向着数字化、大通信带宽方向发展。文献[1-3]研究了短波通信的数字化实现方式，但其未对短波通信的大带宽应用进行探讨；文献[4-6]研究了通信信道化算法，其对一定带宽内的多信道高效算法进行了详细的讨论，并给出了具体实现的有效算法。本文将信道化算法应用于短波通信，研究采用信道化算法基于FPGA的短波通信接收机及其具体实现方案，为未来短波通信发展的研究，进行初步的理论探索。1短波数字通信接收机常规短波数字通信接收机由模拟前端、模数转换器（ADC）、数字下变频（DDS）以及数字信号处理（DSP）等四部分组成，其结构如图1所示。短波数字通信接收机的模拟前端对输入的3-30MHz模拟信号进行滤波、放大等处理，然后将处理后的回波信号利用ADC进行采样，再将采样后得到的数字信号送入DDS进行数字下变频，以得到可以利用DSP进行处理的低速信号，最后将经过数字下变频的数字信号送入DSP等数字信号处理芯片进行数字信号处理，解调出通信语音等有用信息。图1短波数字通信接收机结构示意图常规短波数字通信接收机的数字信号处理部分通常由DSP芯片来实现，由于DSP的处理能力有限，因此一般需要先进行数字下变频，以降低数据率，从而满足DSP的处理能力。然而这种结构存在硬件设计复杂，且通信带宽较低等缺点。2基于FPGA的短波通信接收机2.1短波通信接收机信道化数学模型信道化接收是指对整个带宽信号进行信道划分，以实现对任意信道信号的接收，短波通信信道化接收机将整个3-30MHz带宽划分为N个均匀的信道，如图2所示。然后可以同时对任意一个信道中的信号进行接收，从而实现较大的通信带宽。图2信道分配图由图2可知，为了可以对任意一个信道中的信号进行接收，首先需要将任意一个信道中的信号或者同时将几个信道中的信号解调到视频，因此基于图1中固定的一个DDS的硬件结构在信道化接收机中不再适用，同时解调多个信道的信号对后续的信号处理又提出了新的难题，因此急需提出一种新的短波通信接收机，以解决目前短波通信中存在的问题。2.2基于FPGA的短波通信接收机根据上节的分析，本节提出基于FPGA的信道化接收机模型，其结构如图3所示。由于FPGA具有高度的灵活性以及高速的信号处理能力，其完全可以实现多路DDS以及后续的信号处理，且可以根据实际应用需求，可以通过提高芯片的规模来实现更复杂、更大带宽的短波通信。图3基于FPGA的短波通信接收机系统方案其中FPGA实现多路DDS下变频以及后续的信号处理解调算法，利用FPGA的灵活性和实时性实现短波通信的信道化算法，从而在理论上实现了真正的软件无线电短波通信接收机。3结论短波数字通信接收机随着现代电子技术的进步而得到了极大的发展。本文提出的基于FPGA的短波通信接收机，利用信道化技术以及FPGA的高实时性，实现了对带宽内任意信道信号的解调。本文提出的基于FPGA的短波通信接收机从结构到算法上第一次完整实现了基于软件无线电的短波通信接收机。来源：维库电子市场网

随着集成电路的飞速发展，在图像处理，通信和多媒体等很多领域中，数字信号处理技术已经被广泛应用。快速傅立叶变换（FFT）算法的提出，使得数字信号处理的运算时间上面缩短了好几个数量级。因此对FFT算法及其实现方法的研究具有很强的理论和现实意义。1FFT算法及其实现方法现场可编程门阵列FPGA是一种可编程使用的信号处理器件，其运算速度高，内置高速乘法器可实现复杂累加乘法运算；同时其存储量大，无需外接存储器就可实现大量数据运算；而且算法实现简单，通过VHDL编程语言可轻松实现功能开发，缩短了开发周期。FPGA已经在通讯、视频、图像处理等领域被广泛使用。本次设计采用FPGA实现8点32位的FFT变换，现场可编程门阵列FPGA是一种可编程使用的信号处理器件，用户可以通过改变配置信息对其功能进行定义，以满足设计需求。与DSP相比，FPGA实现FFT具有速度高，存储容量大，硬件实现简单，I/O带宽高等特点。FFT处理器被分成一下几个主要的功能模块：数据地址产生单元、蝶形运算单元、数据选择单元、控制单元、存储单元等。通过VHDL语言在CycloneII系列芯片上编程实现。运算方案采用顺序处理的方法。傅立叶变换实现时首先进行基2、基4分解，一般来说，如果算法使用基2实现，虽然使用的资源较多，但速度优势明显。设计中采用基-2DIT-FFT算法来实现整个系统的设计，如图1所示。图1在FFT模块的设计中，旋转因子与输入数据进行的是一个小数乘法的蝶形运算，需要将旋转因子表示成小数的二进制形式。为了保证运算结果的正确性，还需要将输入和输出数据进行小数点的调整。在此次设计中采用定点小数的方法，所谓定点小数，就是小数点的位置是固定的。设计中统一将小数点放在了Q6的位置，在仿真的结果图中显示的输出数据均是小数点经过移位后的结果即结果均扩大了64倍。复数乘法器采用FPGA内部IP核的例化与调用来设计实现了蝶形处理，这样就可以提高蝶形运算单元的的运算速度，降低了运算复杂度。控制单元的设计通过一个有限状态机来实现控制器。通过有限状态机状态的输出分别控制ROM因子表、随机存储器RAM和蝶形处理器。使它们可以协调一致地工作，从而实现FFT运算的正确输出。将系统设计的各个模块连接起来，利用顺序处理的FFT设计结构，将输入数据的8个点放到RAM中进行处理。经过元件例化和调用操作完一级蝶形之后对其结果进行存储；之后完成二级蝶形操作及存储；最后进行三级蝶形的操作。若输入8点数据为[5,8,3,2.0,6,1,2].其仿真结果经转换后的值为（即结果扩大了64倍）：[1728,410-j218,64-j640,230+j38,-576,230-j38,64+j640,410+j218],与MATLAB仿真的结果一致。如图2所示，图中的x0,x1,x2……x7是输入信号，分别给它们输入的值为[5,8,3,2,0,6,1,2];y0_i,y0_r……y7_i,y7_r是仿真中得到的输出信号。经过运算，输出结果与理论计算结果一致。图22总结通过仿真验证此次利用FPGA实现的FFT设计采用内置双端口RAM、ROM单元，实现了存取数据、旋转因子计算、蝶形计算，系统结构简单，运算可靠性高，速度得到了进一步提升。来源：维库电子市场网