关于如何用Verilog设计神经网络加速器SOC?复旦宇杰博士有话聊

2019年07月16日 作者:Moore8摩尔吧

本课程以底层硬件为切入点进行神经网络加速器与SOC芯片设计,与高层次综合工具直接生成电路的方式不同,此课程是以主流、传统的方式进行芯片设计,因此更加关注于电路底层的细节(如每一个模块的功能、工作模式、效率、资源消耗等)。本课程将分为两个主要部分:SOC芯片设计基础与神经网络加速器设计,第二部分的课程依赖于第一部分的SOC设计基础。

第一部分以数字电路与硬件描述语言为出发点,讲述正确的模块设计方法、Verilog代码编写思路、模块间常用的通信模式以及“AXI4”总线协议,同时会对AXI4总线的开发、仿真、调试进行深入剖析,并以此为基础在FPGA开发板上完成SOC芯片设计。

第二部分从通用卷积神经网络对加速器的功能需求为出发点,定义了加速器所需支持的功能,划分加速器的功能模块。本课程将着眼于整个神经网络中运算量最大的功能——卷积运算,对卷积运算通路进行架构建模与分析,并进行模块的设计与验证工作。在FPGA上完成基本的功能验证后,会对硬件的性能进行测量与评估,进行性能评估时所使用的网络是VGG16。

想观看完整技术视频,可访问https://www.moore8.com/series/package/soc

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