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小脚丫Step FPGA Starter Kit 上手指南

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发表于 2015-10-19 09:37:34 | 显示全部楼层 |阅读模式
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        Step FPGA starter kit V1.1版终于面世了,参加众筹的小伙伴已经拿到最新的Step。众筹版本我们设计了可爱的包装,更加超值的是我们设计了一款小巧轻便、功能强大的编程模块。让你的Step之旅更加愉快!
        
       FPGA开发板(上)和编程模块(下)大小图
       step图示-1.jpg

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快速上手指南
       Step 1 : 下载安装Lattice开发工具  
       Step 2 : 安装License以及USB驱动,连接硬件   
       Step 3 : 下载编译例程
       Step 4 : 下载程序到FPGA,运行

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发表于 2015-11-4 23:19:55 | 显示全部楼层
        Step 是目前最迷你的一款FPGA开发板,只有一根食指大小。核心芯片精心挑选了Lattice公司的MXO2系列FPGA,内嵌Flash模块,兼具了FPGA和CPLD的优点。瞬时上电启动,无需外部重新配置FPGA,是学习数字逻辑绝佳的选择。主芯片LCMXO2-1200HC-4MG132采用了超小的BGA封装,让使用者无需担心复杂的制版设计,即插即用。灵活的扩展接口非常适合原型设计。

       Step FPGA(小脚丫)开发板包装精致的小盒,我们特别配备了小巧功能强大的编程模块,下载程序更加方便。
图片1.png

        FPGA开发板(上)和编程模块(下),如图。

图片2.png

        FPGA开发板的JTAG插座有直角和弯角两个版本,为了方便配和编程器我们这次提供了弯角版本。Step FPGA的结构如下图。

图片3.png

       参数:
        1. FPGA芯片:LCMXO2-1200HC-4MG132
        2. USB 5V供电
        3. 25MHz时钟
        4. 3个LED,一路电源指示,两路用户LED
        5. 2个按键
        6. 2个RGB LED
        7. 一路I2C接口
        8. SPI接口(可设主从模式)
        9. JTAG接口
        10. 29个GPIO接口

        上电测试。Step FPGA开发板通过USB供电,采用了常见Micro USB接口。一般的安卓手机USB线均可使用。开发板出厂内置测试程序,上电后:
        1. Step FPGA开发板连接USB电源,电源指示灯点亮。
        2. 两个用户LED灯交替闪烁,间隔0.5秒。
        3. RGB LED闪烁分两种模式,上电默认流水灯模式。
               流水灯:RGB LED交替闪烁红绿蓝。
               交通灯:两个RGB LED异步闪烁红绿蓝,如同交通信号。
        4. 按键K2切换RGB LED显示模式。
        5. 按键K1用于复位功能。

IMG_4275.JPG
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发表于 2015-11-5 00:10:06 | 显示全部楼层
      Step FPGA相关资料下载。


          1、MachXO2系列芯片资料下载地址:

                  http://www.latticesemi.com/zh-CN/Products/FPGAandCPLD/MachXO2.aspx

          2、Lattice开发工具 Diamond 下载地址:
                  http://www.latticesemi.com/zh-CN/Products/DesignSoftwareAndIP/FPGAandLDS/LatticeDiamond.aspx

          3、Step FPGA开发板电路图:
                  step fpga starter kit_board.pdf (61.55 KB, 下载次数: 405)
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发表于 2015-11-5 00:34:32 | 显示全部楼层
        Step FPGA开发板支持Lattice的Diamond开发环境,首先我们需要到官网下载Diamond进行安装,非常简单。下载Diamond安装包:
http://www.latticesemi.com/zh-CN/Products/DesignSoftwareAndIP/FPGAandLDS/LatticeDiamond.aspx
        
        开始安装:
        
         1
、双击打开下载好的软件,3.5.0.102_Diamond_x64.exe。
     
        2、进入安装首页。

图片4.png

         3、点击Next,进入协议界面,同意
,Next

图片5.png

         4、修改安装路径,默认是C盘本例程软件安装到D盘

图片6.png

         5、修改完路径后,点击Next,进入工具选项界面。

图片7.png

         6、选择默认设置,即全部安装。注意叉叉是表示选择。点击Next,进入文件夹名设置。当然你可以根据自己喜好,修改文件夹的名字。

图片8.png

         7、接下来就是认证设置。没有USB key,就只能选择Node-Lock License。

图片9.png

         8、点击Next,选择是否创建桌面快捷键。

图片10.png

         9、点击Next,选择是否安装USB驱动,这个必须同意!!!

图片11.png

         10、完成这一系列设置后,软件列出所有设置内容。

图片12.png

         11、点击Next,正式进入安装环节。软件会评估一下本机系统,决定是否继续安装。

图片13.png

        12、一般配置的PC机都可以通过评估。进入安装。

图片14.png

        13、耐心等待=========>

图片15.png

        14、点击Finish,完成安装。

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发表于 2015-11-5 00:59:49 | 显示全部楼层
       相比于一般的FPGA开发工具,Lattice的Diamond更加简洁,占用资源更少,速度更快。而且Lattice提供完全免费的版本,只需要在官网注册后申请一个免费的License。

安装License      
       1.获取License
        登陆Lattice官网:http://www.latticesemi.com/  ,没有账户则先注册账户
        依次 Support →Licensing →Lattice Software Licenses →Request a Free License(获取一个免费许可证)
图片16.png

         将安装软件的电脑MAC地址(physical address)填写,勾选required field,并Generate License。

         注:如何获取MAC地址? 打开cmd.exe,输入命令 ipconfig/all,找到物理地址(physical address),共12位数。

        2.软件注册
        将之前获取的license.dat文件拷贝到安装目录下的license文件夹中,例如将软件安装在D盘下: D:\lscc\diamond\3.5_x64\license\ ,注册完成。
        运行Diamond,界面如下

图片17.png

         界面中,右侧User Guides、Reference Guides、Tutorials、FPGA Design Guide等有大量文档链接,如果有时间建议大家尝试阅读,很有指导性。

         若运行Diamond时报错 License checkout failed,说明软件注册有问题,请检查:
            1、检查用于注册License的MAC地址是否正确!
            2、检查获取到的License文件被放置在软件安装目录下!
                   D:\lscc\diamond\3.5_x64\license\
            3、检查环境变量是否正确!
                  我的电脑 →右键选择属性 →高级系统设置 →高级 →环境变量 →系统变量 ,变量和值分别为
                  LM_LICENSE_FILE
                  D:\lscc\diamond\3.5_x64\license\license.dat;

图片18.png


USB驱动
        在包装盒中的编程模块需要USB驱动,通常情况下Diamond安装好了之后能够自动识别编程模块。如果不能自动安装驱动程序,需要先下载驱动程序,http://www.ftdichip.com/Drivers/VCP.htm根据不同的系统下载驱动版本。

硬件连线
        Step FPGA的编程模块也是通过Micro USB线和电脑相连,因此准备Step FPGA开发环境需要两根Micro USB连接线。驱动安装好以后就可以开始编译下载程序了。
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发表于 2015-11-5 01:38:58 | 显示全部楼层
       下面我们可以开始可编程逻辑的开发,我们以控制LED交替闪烁为例,完成自己的第一个程序。
      
       1、运行Diamond软件,选择File →New →Project →Next

图片19.png

        2、我们将新工程命名为LED_shining,工程目录G:/LED_shining,然后Next

图片20.png

        3、添加相关设计文件或约束文件,这里我们新建工程,不需添加,直接Next

图片21.png

        4、器件选择:按照Step FPGA开发板器件LCMXO2-1200HC-4MG132C配置,Next

图片22.png

        5、选择综合工具,Synplify Pro(第三方)和Lattice LSE(原厂)都可以,我们就使用Lattice LSE,直接Next

图片23.png

        6、工程信息,上面选择的所有信息都在这,直接Finish

图片24.png

        7、工程已经建好,我们下面添加设计文件
选择File →New →File

图片25.png

        8、选择Verilog Files,Name填写LED_shining,然后New,
这是软件打开的设计文件,LED_shining.v,我们就可以编程了

图片26.png

        9、程序源码如下,复制到设计文件LED_shining.v中,并保存。
  1. /**************************************************
  2. module: LED_shining
  3. author: wanganran
  4. description: LED shining with clock divide
  5. input: clk_in,rst_n_in
  6. output: led1,led2
  7. date: 2015.11.05
  8. **************************************************/
  9. module LED_shining
  10. (
  11. input clk_in,  //clk_in = 25mhz
  12. input rst_n_in,  //rst_n_in, active low
  13. output led1,  //led1 output
  14. output led2  //led2 output, opposite with led1
  15. );

  16. parameter CLK_DIV_PERIOD=25000000; //related with clk_div's frequency

  17. reg clk_div=0;

  18. //wire led1,led2;
  19. assign led1=clk_div;
  20. assign led2=~clk_div;

  21. //clk_div = clk_in/CLK_DIV_PERIOD, duty cycle is 50 percent
  22. reg[24:0] cnt=0;
  23. always@(posedge clk_in or negedge rst_n_in)
  24. begin
  25.         if(!rst_n_in)
  26.                 begin
  27.                         cnt<=0;
  28.                         clk_div<=0;
  29.                 end
  30.         else begin
  31.                 cnt<=cnt+1;  
  32.                 if(cnt==(CLK_DIV_PERIOD-1)) cnt<=0;
  33.                 if(cnt<(CLK_DIV_PERIOD/2)) clk_div<=0;
  34.                 else clk_div<=1;
  35.         end
  36. end

  37. endmodule
复制代码
10、综合,在软件左侧Process栏,选择Process,双击Synthesis Design,对设计进行综合,综合完成后Synthesis Design显示绿色对勾,如图

图片27.png

        11、分配管脚,选择Tools →Spreadsheet View,界面如下

图片28.png

       12、我们将管脚分配,并设置IO_TYPE为LVCMOS33,保存,如下图

图片29.png

       13、在软件左侧Process栏,选择Process,勾选所有选项,直接双击Export Files,所有布局布线输出依次完成,结束后,所有选项显示绿色对勾。
   
图片30.png 图片31.png

       到这里完成了第一个程序流文件的生成,下面可以下载到FPGA中。
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    发表于 2015-11-5 15:06:56 | 显示全部楼层
    本帖最后由 鸿鹄部落 于 2015-11-5 15:09 编辑

    工程仿真
    上面我们走了整个工程开发的过程,例程较为简单,对于复杂的工程开发需要预仿真和后仿真等,保证最终的程序设计逻辑和时序符合我们的设计要求。
    仿真软件很多,这里我们使用软件自带的Active-HDL软件进行仿真
    首先我们添加testbench文件,和前面添加设计文件一样,File →New→File →Verilog Files,Name填写,然后New,
    1.png
    测试源码如下,复制到LED_test.v文件并保存:
    1. /**************************************************
    2. module: LED_test
    3. author: wanganran
    4. description: The testbench for module LED_shining
    5. input:
    6. output:
    7. date: 2015.11.05
    8. **************************************************/
    9. `timescale 1ns / 100ps

    10. module LED_test;

    11. parameter CLK_PERIOD = 40;  //CLK_PERIOD=40ns, Frequency=25MHz

    12. reg sys_clk;
    13. initial
    14.         sys_clk = 1'b0;
    15. always
    16.         sys_clk = #(CLK_PERIOD/2) ~sys_clk;

    17. reg sys_rst_n;  //active low
    18. initial
    19.         begin
    20.                 sys_rst_n = 1'b0;
    21.                 #200;
    22.                 sys_rst_n = 1'b1;
    23.         end

    24. wire led1,led2;
    25. LED_shining LED_shining_uut
    26. (
    27. .clk_in(sys_clk),  //clk_in = 25mhz
    28. .rst_n_in(sys_rst_n),  //rst_n_in, active low
    29. .led1(led1),  //led1 output
    30. .led2(led2)  //led2 output, opposite with led1
    31. );

    32. endmodule
    复制代码
    然后在软件左侧Process栏,选择File List,找到LED_test.v,右键选择Include for →Simulation
    2.png
    为了方便仿真,我们将LED_shining.v文件中的时钟分频周期缩短,更改并保存
    parameter CLK_DIV_PERIOD=50;//25000000;//related with clk_div's frequency
    仿真结束,编译下载时再恢复。
    重新编译整个工程,然后选择Tools →SimulationWizard →Next,
    建立仿真工程,ModelSimQuestaSim需要自行安装并与Diamond关联,才能直接调用,我们使用Active-HDL
    这里我们选择Active-HDL(默认),工程名称:LED_test,工程路径在Diamond工程路径下新建LED_test 文件夹:**/LED_shining/LED_test,然后Next
    3.png
    RTLNext
    4.png
    勾选Copy Source toSimulation DirectoryNext
    5.png
    Next
    6.png
    Finish
    7.png
    等待=====Active-HDL软件自动运行并显示仿真时序,查看仿真结果。
    8.png


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    发表于 2015-11-5 15:14:41 | 显示全部楼层
    下载程序
    将编译完成的程序加载到Step FPGA开发板
    选择Tools Programmer,选择下载器HW-USBN-2BFTDI,然后点击OK,进入Programmer界面
    1.png
    Step FPGA开发板、下载器和电脑连接,如图
    2.png
    Programmer界面,点击右侧Detect Cable,下面Cable 显示HW-USBN-2BFTDI,否则点击Cable,自行选择HW-USBN-2BFTDI),然后点击下图中Program
    3.png
    显示PASS,加载完成,观察StepFPGALED交替闪烁,成功了。
    4.png
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    发表于 2015-11-16 11:04:24 | 显示全部楼层
    实验案例--时钟分频
    这是一个基础的模块,可以作为后续编程中的子模块使用
    本程序实现时钟分频,输出两路不同占空比的分频信号
    程序源码如下:
    1. /**************************************************
    2. module: Clock_div
    3. author: wanganran
    4. description: clock divide, generate pulse and 50 percent clock_div
    5. input: clk_in,rst_n_in
    6. output: clk_div_pulse_out,clk_div_50per_out
    7. date: 2015.10.23
    8. **************************************************/
    9. module Clock_div
    10. (
    11. input clk_in,  //clk_in = 25mhz
    12. input rst_n_in,  //rst_n_in, active low
    13. output reg clk_div_pulse_out,  //clock divide output, duty cycle = 1/CLK_DIV_PULSE_PERIOD(one clk_in period)
    14. output reg clk_div_50per_out  //clock divide output, duty cycle is 50 percent
    15. );

    16. parameter CLK_DIV_PULSE_PERIOD=10; //related with clk_div_pulse_out's frequency
    17. parameter CLK_DIV_50PER_PERIOD=10; //related with clk_div_50per_out's frequency

    18. //clk_div_pulse_out = clk_in/CLK_DIV_PULSE_PERIOD, duty cycle is 1/CLK_DIV_PULSE_PERIOD(one clk_in period)
    19. reg[24:0] cnt1=0;
    20. always@(posedge clk_in or negedge rst_n_in)
    21.         begin
    22.                 if(!rst_n_in)
    23.                         begin
    24.                                 cnt1<=0;
    25.                                 clk_div_pulse_out<=0;
    26.                         end
    27.                 else if(cnt1==(CLK_DIV_PULSE_PERIOD-1))
    28.                                 begin
    29.                                         cnt1<=0;
    30.                                         clk_div_pulse_out<=1;
    31.                                 end
    32.                 else begin
    33.                                 cnt1<=cnt1+1;  
    34.                                 clk_div_pulse_out<=0;
    35.                         end
    36.         end

    37. //clk_div_50per_out = clk_in/CLK_DIV_50PER_PERIOD, duty cycle is 50 percent
    38. reg[24:0] cnt2=0;
    39. always@(posedge clk_in or negedge rst_n_in)
    40. begin
    41.         if(!rst_n_in)
    42.                 begin
    43.                         cnt2<=0;
    44.                         clk_div_50per_out<=0;
    45.                 end
    46.         else begin
    47.                 cnt2<=cnt2+1;  
    48.                 if(cnt2==(CLK_DIV_50PER_PERIOD-1)) cnt2<=0;
    49.                 if(cnt2<(CLK_DIV_50PER_PERIOD/2)) clk_div_50per_out<=0;
    50.                 else clk_div_50per_out<=1;
    51.         end
    52. end

    53. endmodule
    复制代码
    测试源码如下:
    1. /**************************************************
    2. module: Clock_div_test
    3. author: wanganran
    4. description: The testbench for module Clock_div
    5. input:
    6. output:
    7. date: 2015.11.05
    8. **************************************************/
    9. `timescale 1ns / 100ps

    10. module Clock_div_test;

    11. parameter CLK_PERIOD = 40;  //CLK_PERIOD=40ns, Frequency=25MHz

    12. reg sys_clk;
    13. initial
    14.         sys_clk = 1'b0;
    15. always
    16.         sys_clk = #(CLK_PERIOD/2) ~sys_clk;

    17. reg sys_rst_n;  //active low
    18. initial
    19.         begin
    20.                 sys_rst_n = 1'b0;
    21.                 #200;
    22.                 sys_rst_n = 1'b1;
    23.         end

    24. wire clk_div_pulse_out,clk_div_50per_out;
    25. Clock_div Clock_div_uut
    26. (
    27. .clk_in(sys_clk),  //clk_in = 25mhz
    28. .rst_n_in(sys_rst_n),  //rst_n_in, active low
    29. .clk_div_pulse_out(clk_div_pulse_out),  //clock divide output, duty cycle = 1/CLK_DIV_PULSE_PERIOD(one clk_in period)
    30. .clk_div_50per_out(clk_div_50per_out)  //clock divide output, duty cycle is 50 percent
    31. );
    32.        
    33. endmodule
    复制代码
    仿真结果如下图所示:
    1.png
    实际编译分配管脚信息如下:
    2.png
    最后加载到开发板上,因为占空比较小的信号不易使用LED等效果观察,我们这里分配给了N3(GPIO1)P2(GPIO2)管脚,我们使用示波器测量开发板标注12的管脚,观察波形。
    3.png



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    发表于 2015-11-16 11:12:21 | 显示全部楼层
    实验案例--PWM之呼吸灯
    程序源码如下:
    1. /**************************************************
    2. module: PWM_breath
    3. author: wanganran
    4. description: generate PWM single, breathing light for example in this code
    5. input: clk_in,rst_n_in
    6. output: pwm_out
    7. date: 2015.10.23
    8. **************************************************/
    9. module PWM_breath
    10. (
    11. input clk_in,
    12. input rst_n_in,
    13. output pwm_out  //PWM output pin
    14. );
    15. //parameter for application
    16. //parameter FREQUENCE=25_000_000; //clk_in = 25mhz, period of breath is 2 sec, speed up the breath by decrease FREQUENCE,
    17. //parameter for simulation
    18. parameter FREQUENCE=25_00; //clk_in = 25mhz
    19. parameter  WIDTH=9;
    20. parameter  TIME_OVER={WIDTH{1'b1}};

    21. reg [WIDTH:0] state0;
    22. reg [WIDTH-1:0] state1;
    23. reg breathing_led;
    24. assign pwm_out = breathing_led;

    25. //count for period between rising and next rising
    26. //or count for period between falling and next falling
    27. reg [19:0] cnt0 = 0;
    28. always@(posedge clk_in or negedge rst_n_in)
    29.         begin
    30.                 if(!rst_n_in)
    31.                         begin
    32.                                 cnt0<=0;
    33.                                 state0<=0;
    34.                         end
    35.                 else begin
    36.                                 if(cnt0==(FREQUENCE/(2**(WIDTH-1))))
    37.                                         begin
    38.                                                 cnt0<=0;
    39.                                                 state0<=state0+1'b1;
    40.                                         end
    41.                                 else cnt0<=cnt0+1'b1;
    42.                         end
    43.         end

    44. //changeable reference voltage swing between 0 and {WIDTH{1'b1}} slowly
    45. always@(posedge clk_in or negedge rst_n_in)
    46.         begin
    47.                 if(!rst_n_in) state1<=0;
    48.                 else if(state0[WIDTH]) state1<=state0[WIDTH-1:0];
    49.                 else state1<=~state0[WIDTH-1:0];
    50.         end

    51. //changeable data swing between 0 and {WIDTH{1'b1}} quickly
    52. reg [WIDTH-1:0] cnt1;
    53. always@(posedge clk_in or negedge rst_n_in)
    54.         begin
    55.                 if(!rst_n_in) cnt1<=0;
    56.                 else if(cnt1==TIME_OVER) cnt1<=0;
    57.                 else cnt1<=cnt1+1'b1;
    58.         end

    59. //compare changeable data with changeable reference voltage
    60. always@(posedge clk_in or negedge rst_n_in)
    61.         begin
    62.                 if(!rst_n_in) breathing_led<=1;
    63.                 else if((cnt1+TIME_OVER/5)<=state1) breathing_led<=0; //if(cnt1<=state1) for normal, TIME_OVER/5 just for time keep led=1
    64.                 else breathing_led<=1;  //led not light
    65.         end

    66. endmodule
    复制代码
    注:上面程序中对FREQUENCE参数的定义有两个,仿真时我们为了方便观察,使用2500即可,实际加载到Step FPGA开发板时为了更加可视化,我们使用25000000
    测试源码如下:
    1. /**************************************************
    2. module: PWM_breath_test
    3. author: wanganran
    4. description: The testbench for module PWM_breath
    5. input:
    6. output:
    7. date: 2015.11.05
    8. **************************************************/
    9. `timescale 1ns / 100ps

    10. module PWM_breath_test;

    11. parameter CLK_PERIOD = 40;  //CLK_PERIOD=40ns, Frequency=25MHz

    12. reg sys_clk;
    13. initial
    14.         sys_clk = 1'b0;
    15. always
    16.         sys_clk = #(CLK_PERIOD/2) ~sys_clk;

    17. reg sys_rst_n;  //active low
    18. initial
    19.         begin
    20.                 sys_rst_n = 1'b0;
    21.                 #200;
    22.                 sys_rst_n = 1'b1;
    23.         end

    24. wire pwm_out;
    25. PWM_breath PWM_breath_uut
    26. (
    27. .clk_in(sys_clk),  //clk_in = 25mhz
    28. .rst_n_in(sys_rst_n),  //rst_n_in, active low
    29. .pwm_out(pwm_out)  //PWM output pin
    30. );
    31.        
    32. Endmodule
    复制代码
    仿真结果如下图所示:
    我们可以看到pwm_out信号123点,占空比从低到高到低的变化。
    1.png
    实际编译分配管脚信息如下:
    2.png
    PWM_breathing_led.jpg
    最后加载到开发板上,我们将pwm_out信号分配给引脚A3(LED1控制管脚),观察LED等呼吸效果。

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