大咖问答04期：资深大咖聊IC设计原则与实际应用技巧

shanghairen

集成电路的工作原理是什么？本人非专业人士，只是数码爱好者一只。很好奇，但一直不了解CPU（或者GPU）如何通过简单的1和0来处理数据的。晶体管在处理数据的过程中是怎样工作的？

定律2014

数字集成电路设计流程是怎样？我现在先用FPGA实现功能和时序，再转到ASIC，请问这两者具体流程有哪些差异以及注意事项？希望具体些，如时序怎么考虑之类，不要太笼统的“设计，仿真，测试，流片，测试...”之类的。

yinwuqing

请问在电源适配器的电路中，设计了保险管但电路中的三极管与稳压IC仍然烧毁了，是保险丝的规格不对吗？但上面标的值是与适配器最大输出的电流一致的呀。原来电路设计中是采用9V电源然后通过一个保护二极管给电机供电，现在想改成9V适配器直接给电机供电，结果因为没有在电路上串一个保护二极管，导致电源适配器烧坏了。请问：如果采用电源与带线圈类的外设供电，除了加保护二极管外，还有其它办法吗？如下图中的插件IC（U2），怎么增加它的耐压值？插件式的IC与贴片式的IC在耐压性能上，谁更胜一筹？

yinwuqing

中国集成电路IC设计产业发展面临着资本、人才、技术和知识产权保护等方面的不足，现在制造10纳米以下的芯片，需要大量资金投入，因此大多设计产家选择在12~14纳米，这么高精度的纳米技术是否对今后的IC封装、IC维修带来影响，比方说引脚封装的引出，维修的温度控制等。

yinwuqing

集成电路IC设计中，如果RTL代码编写遗漏了客户的需求，可以在仿真之后，总体布局完成后增加代码实现吗？还是说得一切全部重新开始设计？

yinwuqing

核心集成电路设计按照功能可分为多种，有MPU,FPGA,DSP,NPU,DRAM,Nand Flash,Nor Flash,整体上有模拟与数字上的区分设计，它们的晶圆设计工艺流程是一样的吗？如果都是采用RISC下的ARM架构，其主要区别只是在电路设计上的差异吗？跟光罩强度，蚀刻时间长短，加工材质有关吗？

电子月

集成电路(IC)的静电放电(ESD)强固性可藉多种测试来区分。最普遍的测试类型是人体模型(HBM)和充电器件模型(CDM)。什么是小尺寸集成电路CDM测试？两者之间有什么区别？

cmpbook2020

yinwuqing 发表于 2020-4-7 16:13
中国集成电路IC设计产业发展面临着资本、人才、技术和知识产权保护等方面的不足，现在制造10纳米以下的芯片 ...

IC封装是不变的，依然是原来的封装材料和尺寸，IC是不能维修的，如果坏了，只能把IC换掉。先进工艺制程与非先进工艺制程制造的IC一样，也是耐高温的，不存在差异。

cmpbook2020

yinwuqing 发表于 2020-4-7 15:54
请问在电源适配器的电路中，设计了保险管但电路中的三极管与稳压IC仍然烧毁了，是保险丝的规格不对吗？但上 ...

答：插件式的IC与贴片式的IC在耐压性能上，应该是一样的。除了加保护二极管外，还可以TVS管做保护。

cmpbook2020

定律2014 发表于 2020-4-7 14:49
数字集成电路设计流程是怎样？我现在先用FPGA实现功能和时序，再转到ASIC，请问这两者具体流程有哪些差异以 ...

对于数字集成电路设计，一般分为数字前端与数字后端两部分。
前端设计总流程
1.算法或硬件架构设计与分析
目的：完成芯片中数字部分的高层次算法或架构的分析与建模，为硬件提供一个正确的软件功能模型，更为重要的是，通过大量的高层次仿真和调试，为RTL实现提供总体性的设计指导。数字部分越复杂，这一点越重要。
2. RTL实现
目的：依据第一步的结果，完成由高层次描述到Verilog HDL实现的过程。
3.Coding Style Check
目的：排除RTL代码中Clock Domain Cross、Lint等问题。 工具：Syglass、LEDA、0inCDC 目前大部分芯片中的数字部分基本上都采用局部同步和全局异步的设计策略，因此，在设计中需要小心注意跨时钟域的数据同步问题。
4.功能验证
目的：在无延迟的理想情况在，通过大量的仿真，发现电路设计过程中的人为或者非人为引起的bug。主要指标是功能覆盖率。
5.逻辑综合
目的：将RTL代码映射为与工艺库相关的网表。
6.静态时序分析
目的：相对动态仿真的类穷举式验证方法而言，从静态分析的角度，保证设计中所有的路径，满足内部时序单元对建立时间和保持时间的要求。即无论起点是什么，信号都可以被及时地传递到该路径的终点，并且在电路正常工作所必需的时间段内保持恒定。
7.一致性验证
目的：RTL代码和逻辑综合后的网表都可以抽象为两幅由节点和边构成的图，一致性验证阶段采用了类似于直接比较两幅图是否一致的方法，来确定逻辑综合生成的网表是否正确。
8.时序仿真
同功能仿真，只是将RTL代码替换为网表，然后需要加载SDF文件和工艺库模型。该步骤的目的在于，在延迟等近似实际工作的条件下，观察功能是否还能保持正确。
数字后端流程
数字后端设计又称物理设计，将网标格式的文本转化成一个个有物理大小和位置的单元、连线。并且在实现过程中要满足面积、功耗、性能等要求。
业界主流的后端工具来自synopsys、cadence两家公司，虽然两家公司工具不同但是基本流程相似。数字后端流程如下图。
1 Date prepare
在后端设计之前我们需要以下文件。
•        Technology file
•        RC file
•        SDC
•        Netlist
•        Timing Library
•        Physical Library
•        Low power flow
2 Floor Plan
将Design导入后端工具后，检查输入文件是否缺少或者有错误。确保Design 正常initial后就可以进行调整Floor Plan。Floor Plan主要目的是要确定design的形状大小，出Pin的位置已经所有macro的摆放。
•        die_area/core_area
•        摆放Macro和PAD
•        P/G
•        Add tab，endcap，tcd cell
•        Trail place
3 Placement
目的是将所有std cell放入core area中，并且满足congestion和timing的要求。 最简单的说可以分为两步： global 和 detail place。global不考虑cell放的位置是否legal；detail place的时候会将cell放到附近legal的位置。在place过程中为了得到更好timing结果会对关键路径进行逻辑重组，删除buffer trees。 随着工具的不断发展，目前place的引擎已经十分强大。例如C家的giga place，它采用新的算法slack-driven，通过计算真正timing而不是预估的timing来进行place， 在place的同时进行优化。
4 Prects 在Place之后CTS之前，我们会对进行一次setup timing优化。只优化setup，原因是clock tree还没做，所有clock都是ideal的。
5 CTS
芯片中的时钟网络要驱动电路中所有的时序单元，所以时钟源端门单元带载很多，其负载延时很大并且不平衡，需要插入缓冲器减小负载和平衡延时。时钟网络及其上的缓冲器构成了时钟树。
(1) 传统的时钟树
(2) Useful skew
6 Postcts
CTS完成后，需要进一步的优化，主要解决一下几个问题。
•        修复剩余的DRV(design rule violation)
•        将ideal clock改成 propagate clock
•        优化setup timing
•        优化hold timing（由于此时clock tree已经生成）
7 Routing
CTS之后整个芯片的大体结构已定。要将信号线通过金属连接起来。绕线过程主要完成一下几个目标
•        绕线过程中会考虑DRC和LVS，绕完后不会有DRC/LVS violations
•        绕线过程中不会导致timing变差，也不会引入新的SI问题。
•        考虑DFM，例如multi-cut via，线宽和线间距。
8 PostRouting
routing之后timing会跟preRoute的结果有区别，主要由于以下两个原因。
•        由于congestion导致具体的绕线有detour。
•        寄生电容
所以我们还要优化一下setup/hold timing。
最后需要打开SI 模式后再优化一次setup/hold timing。
由上可知在PNR过程中会有多次的timing优化。但是要注意每次timing优化可达到的程度是逐渐递减的，越到最后阶段可优化的范围越小。
9 ECO 进入这一阶段后，当前的数据就不能再回去用PNR工具来进行优。只能通过脚本进行局部改动。一般分为两大类。 Function ECO：局部的改动逻辑功能，例如将cell的连接关系改掉，或者增加删除inverter等。 Timing ECO：PT/Tempus优化分析后吐出的timing优化脚本。
10 FINISH ADD FILLER/DCAP CELL：Filler cell填充core内空缺的地方，为了确保所有的Nwell的连接在一起的，也为了防止DRC。 Dcap cell是去耦电容，防止IPdrop。但是由于Dcap本身有leakage，所以加的时候稍微注意一下不能大面积的加。 Generate OD/Metal FILLER：为了满足 OD metal density的要求，会在空白处插入一下od filler和metal filler。由foundry提供脚本。 Sealring：为了保护芯片在切割时避免误切，会在芯片周围加入一圈Sealring，有时也可以连接芯片中数字Ground。 Merge GDS：将PNR gds和IP,Memory，OD/Metal filler,Sealring集成到一起。至此芯片已完成。